KR20100081483A - Ｄｌｌ 회로 및 그 제어 방법 - Google Patents

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Abstract

본 발명의 DLL(Delay Locked Loop) 회로는, 지연 라인을 구비하여 기준 클럭을 지연시키되, 상기 지연 라인의 지연값을 조정함에 의해 상기 기준 클럭의 듀티 사이클을 보정하여 보정 클럭을 생성하는 제 1 피드백 루프; 및 상기 기준 클럭의 위상을 감지하고, 그 결과에 따른 지연값으로 상기 보정 클럭을 지연시켜 출력 클럭을 생성하는 제 2 피드백 루프;를 포함한다.
Figure P1020090000741
DLL 회로, 듀티 사이클, 서브 지연 라인

Description

ＤＬＬ 회로 및 그 제어 방법{DLL Circuit and Method of Controlling the Same}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로에 구비되는 DLL(Delay Locked Loop) 회로 및 그 제어 방법에 관한 것이다.
일반적으로 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 반도체 집적 회로는 클럭을 이용하여 동작함으로써 동작 속도를 향상시켜 왔다. 이를 위해, 반도체 집적 회로는 클럭 버퍼를 구비하여 외부로부터 입력된 클럭을 버퍼링한 후 사용하는데, 경우에 따라서는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로를 이용하여 외부 클럭과의 위상차를 보정한 내부 클럭을 자체적으로 생성하여 사용하기도 한다. 반도체 집적 회로의 내부에서 사용되는 클럭은 하이(High) 구간과 로우(Low) 구간의 비, 즉 듀티비(Duty Ratio)가 50:50으로 유지됨이 바람직하다. 그러나, 반도체 집적 회로의 내부에는 수많은 지연 소자들이 구비되며, 이에 따라 상기 내부의 클럭의 듀티비가 틀어지게 되는 현상이 빈번하게 발생하고 있다.
반도체 집적 회로가 점점 고속화 구현되면서, 클럭의 활용도는 점점 더 증가 하고 있고, 이에 따라 보다 안정적인 듀티비를 갖는 클럭이 요구되고 있다. 따라서, 각 반도체 집적 회로의 DLL 회로는 듀티 사이클 보정 기능을 수행하기 위한 구성을 갖추고 있으며, 이를 이용한 듀티 사이클 보정 기술은 고속 동작시 안정적인 클럭의 활용을 위해 그 중요성이 점점 더 높아지고 있다.
이와 같이 듀티 사이클 보정 동작을 수행하는 DLL 회로는 듀얼 루프 타입(Dual Loop Type)으로 구현되며, 두 개의 피드백 루프 중 하나는 지연 고정(Delay Lock) 동작을 수행하고 나머지 하나는 듀티 사이클 보정 동작을 수행하는 형태로 구성된다. 즉, 첫 번째 피드백 루프는 리플리카 지연기와 위상 감지기를 구비하여 제 1 지연 라인의 지연값을 조정함으로써 출력 클럭의 위상을 조절하는 동작을 수행하고, 두 번째 피드백 루프는 출력되는 클럭의 듀티 사이클을 감지하여 제 2 지연 라인의 지연값을 조정함으로써 출력 클럭의 듀티 사이클을 조절하는 동작을 수행한다.
그런데, 이러한 듀얼 루프 타입의 DLL 회로는 두 개의 지연 라인을 구비함에 따라 점유 면적이 크다는 단점을 가지게 된다. 실질적으로 듀티 사이클 보정 동작을 수행하는 상기 제 2 지연 라인은 지연 고정 동작을 수행하는 상기 제 1 지연 라인에 비해 지연값의 변동량이 작지만, 상기와 같은 구조 속에서는 상기 두 개의 지연 라인의 총 지연값을 서로 다르게 구성하기가 용이하지 않다. 반도체 집적 회로가 고집적화 구현되어 가는 추세에 비추어 볼 때, 상술한 것과 같이 DLL 회로의 점유 면적이 크다는 문제점은 해결해야 할 중요한 과제로서 인식되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 점유 면적을 감소시켜 면적 효율을 향상시키는 DLL 회로 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로는, 지연 라인을 구비하여 기준 클럭을 지연시키되, 상기 지연 라인의 지연값을 조정함에 의해 상기 기준 클럭의 듀티 사이클을 보정하여 보정 클럭을 생성하는 제 1 피드백 루프; 및 상기 기준 클럭의 위상을 감지하고, 그 결과에 따른 지연값으로 상기 보정 클럭을 지연시켜 출력 클럭을 생성하는 제 2 피드백 루프;를 포함한다.
또한, 본 발명의 다른 실시예에 따른 DLL 회로는, 고정 지연값으로 기준 클럭을 지연시켜 제 1 지연 클럭을 생성하는 제 1 서브 지연 라인; 상기 기준 클럭의 듀티 사이클을 조정하기 위한 가변 지연값으로 상기 기준 클럭을 지연시켜 제 2 지연 클럭을 생성하는 제 2 서브 지연 라인; 상기 제 1 지연 클럭과 상기 제 2 지연 클럭을 조합하여 보정 클럭을 생성하는 듀티 사이클 보정 수단; 및 상기 보정 클럭에 대한 지연 고정 동작을 수행하기 위한 가변 지연값으로 상기 보정 클럭을 지연시켜 제 3 지연 클럭을 생성하는 메인 지연 라인;을 포함한다.
그리고, 본 발명의 또 다른 실시예에 따른 DLL 회로의 제어 방법은, a) 제 1 및 제 2 지연 라인을 이용하여 기준 클럭을 지연시켜 보정 클럭을 생성하는 단계; b) 상기 보정 클럭의 듀티 사이클을 감지하여 상기 제 2 지연 라인의 지연값을 조정하는 단계; c) 상기 제 1 및 제 2 지연 라인으로부터 출력되는 클럭들을 조합하여 상기 보정 클럭을 재생성하는 단계; 및 d) 상기 보정 클럭에 대한 지연 고정 동작을 수행하여 출력 클럭을 생성하는 단계;를 포함한다.
본 발명의 DLL 회로 및 그 제어 방법은, 지연 고정 동작을 위한 피드백 루프와 듀티 사이클 보정 동작을 위한 피드백 루프의 기능을 분리함으로써, 듀티 사이클 보정 동작을 위한 피드백 루프에 구비되는 지연 라인들의 크기를 작게 함에 따라, 그 점유 면적을 감소시키고 면적 효율을 향상시키는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로는, 외부 클럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성하는 클럭 입력 버퍼(10); 두 개의 지연 라인을 이용하여 상기 기준 클럭(clk_ref)의 듀티 사이클을 보정하여 보정 클럭(clk_crt)을 생성하는 제 1 피드백 루프(20); 및 상기 기준 클럭(clk_ref)의 위상을 감지하고, 그 결과에 따른 지연값으로 상기 보정 클럭(clk_crt)을 지연시켜 출력 클럭(clk_out)을 생성하는 제 2 피드백 루프(30);를 포함한다.
이처럼, 상기 제 1 피드백 루프(20)는 두 개의 지연 라인을 구비한다. 그리 고 이를 이용하여 상기 기준 클럭(clk_ref)의 듀티 사이클을 보정하는데, 이를 위해 상기 제 1 피드백 루프(20)는 상기 보정 클럭(clk_crt)의 듀티 사이클을 감지하고, 그 결과에 따라 상기 두 개의 지연 라인이 갖는 지연값을 조정하는 동작을 수행한다.
상기 제 1 피드백 루프(20)는, 고정 지연값으로 상기 기준 클럭(clk_ref)을 지연시켜 제 1 지연 클럭(clk_dly1)을 생성하는 제 1 서브 지연 라인(210); 상기 기준 클럭(clk_ref)의 듀티 사이클을 조정하기 위한 가변 지연값으로 상기 기준 클럭(clk_ref)을 지연시켜 제 2 지연 클럭(clk_dly2)을 생성하는 제 2 서브 지연 라인(220); 상기 제 1 지연 클럭(clk_dly1)과 상기 제 2 지연 클럭(clk_dly2)을 조합하여 상기 보정 클럭(clk_crt)을 생성하는 듀티 사이클 보정 수단(230); 상기 보정 클럭(clk_crt)의 듀티 사이클을 감지하여 듀티 감지 신호(dtdet)를 생성하는 듀티 사이클 감지 수단(240); 및 상기 듀티 감지 신호(dtdet)에 응답하여 제 1 지연 제어 신호(dlcnt1)를 생성하여 상기 제 2 서브 지연 라인(220)의 지연값을 제어하는 서브 지연 제어 수단(250);을 포함한다.
상기 제 2 서브 지연 라인(220)은 상기 기준 클럭(clk_ref)을 입력 받아 반전시킨 뒤 상기와 같은 지연 동작을 수행한다. 상기 클럭 입력 버퍼(10)로부터 전달되는 상기 기준 클럭(clk_ref)이 클럭 쌍의 형태로 구현되는 경우, 상기 제 1 서브 지연 라인(210)과 상기 제 2 서브 지연 라인(220)은 정 기준 클럭과 부 기준 클럭을 각각 입력 받을 수도 있다. 즉, 상기 제 1 서브 지연 라인(210)과 상기 제 2 서브 지연 라인(220)은 서로 반대의 위상을 갖는 클럭에 대해 각각의 지연 동작을 수행하며, 이에 따라 이상적인 경우 상기 제 1 지연 클럭(clk_dly1)과 상기 제 2 지연 클럭(clk_dly2)은 반주기의 위상차를 갖는다.
상기 듀티 사이클 보정 수단(230)은 에지 트리거 타입(Edge Trigger Type)으로 구현할 수 있다. 즉, 상기 듀티 사이클 보정 수단(230)은 상기 제 1 지연 클럭(clk_dly1)의 라이징 에지(Rising Edge)에 상기 보정 클럭(clk_crt)의 전위를 제 1 레벨(예를 들어, 하이 레벨(High Level))로 만들고, 상기 제 2 지연 클럭(clk_dly2)의 라이징 에지에 상기 보정 클럭(clk_crt)의 전위를 제 2 레벨(예를 들어, 로우 레벨(Low Level))로 만든다. 이와 같은 상기 듀티 사이클 보정 수단(230)의 구성은 당업자라면 용이하게 실시할 수 있는 범주에 속하며, 이처럼 상기 듀티 사이클 보정 수단(230)이 고정적인 위상을 갖는 상기 제 1 지연 클럭(clk_dly1)과 가변적인 위상을 갖는 상기 제 2 지연 클럭(clk_dly2)을 상술한 방식으로 조합함에 의해, 상기 보정 클럭(clk_crt)은 50:50의 듀티비를 가질 수 있게 된다.
상기 듀티 사이클 감지 수단(240)은 듀티 어큐뮬레이터(Duty Accumulator)와 비교기(Comparator)의 조합에 의해 용이하게 구현할 수 있으며, 이는 당업자에게 이미 공지된 기술에 해당한다. 즉, 도시하지는 않았지만 듀티 어큐뮬레이터를 이용하여 상기 보정 클럭(clk_crt)의 듀티 사이클에 따른 두 개의 전압을 생성하고, 비교기를 이용하여 상기 두 개의 전압을 비교함으로써, 상기 보정 클럭(clk_crt)의 하이 구간이 넓은 상태인지 좁은 상태인지를 전위 레벨로 표현하는 상기 듀티 감지 신호(dtdet)를 생성할 수 있다.
상기 서브 지연 제어 수단(250)은 쉬프트 레지스터(Shift Register)를 포함하여 구성된다. 상기 제 1 지연 제어 신호(dlcnt1)는 복수 비트의 디지털 신호로서 구현되는데, 상기 서브 지연 제어 수단(250)은 상기 듀티 감지 신호(dtdet)의 전위 레벨에 따라 상기 제 1 지연 제어 신호(dlcnt1)에 포함된 논리값이 ‘1’인 비트의 자리를 이동시키는 형태로 동작한다. 상기 제 2 서브 지연 라인(220)은 코스 지연(Coarse Delay) 동작과 파인 지연(Fine Delay) 동작을 수행하는 형태로 구성될 수 있다. 이 때, 상기 서브 지연 제어 수단(250)은 상기 쉬프트 레지스터의 구성 외에도 파인 지연을 제어하기 위한 구성을 포함하여야만 하며, 이 경우 상기 제 1 지연 제어 신호(dlcnt1)는 코스 지연 제어 신호와 파인 지연 제어 신호로서 구현된다.
그런데, 여기에서 주목할 점은 상기 제 1 서브 지연 라인(210)과 상기 제 2 서브 지연 라인(220)은 일반적인 지연 라인에 비해 매우 작은 크기로 구현된다는 점이다. 상기 제 1 서브 지연 라인(210)과 상기 제 2 서브 지연 라인(220)은 듀티 사이클 보정 동작을 위해 구비되는데, 실질적으로 상기 서브 지연 라인들이 갖는 지연값들은 지연 고정 동작을 수행하는 지연 라인의 지연값만큼 크게 변화하지 않기 때문이다.
한편, 상기 제 2 피드백 루프(30)는 상기 출력 클럭(clk_out)의 출력 경로에 존재하는 지연 소자들에 의한 지연량을 모델링한 지연값을 이용하여 피드백 클럭(clk_fb)을 생성하고, 상기 피드백 클럭(clk_fb)과 상기 기준 클럭(clk_ref)의 위상을 비교하는 동작을 통해 상기 기준 클럭(clk_ref)의 위상을 감지한다. 그리 고, 그 결과에 따라 상기 보정 클럭(clk_crt)에 부여하는 지연 시간의 양을 조절하여 상기 출력 클럭(clk_out)의 위상을 조절한다.
상기 제 2 피드백 루프(30)는, 제 2 지연 제어 신호(dlcnt2)에 응답하여 상기 보정 클럭(clk_crt)을 지연시켜 제 3 지연 클럭(clk_dly3)을 생성하는 메인 지연 라인(310); 상기 제 3 지연 클럭(clk_dly3)을 구동하여 상기 출력 클럭(clk_out)을 생성하는 클럭 드라이버(320); 상기 출력 클럭(clk_out)의 출력 경로에 존재하는 지연 소자들에 의한 지연량을 모델링한 지연값을 상기 제 3 지연 클럭(clk_dly3)에 부여하여 피드백 클럭(clk_fb)을 생성하는 지연 보상 수단(330); 상기 기준 클럭(clk_ref)의 위상과 상기 피드백 클럭(clk_fb)의 위상을 감지하여 위상 감지 신호(phdet)를 생성하는 위상 감지 수단(340); 및 상기 위상 감지 신호(phdet)에 응답하여 상기 제 2 지연 제어 신호(dlcnt2)를 생성하여 상기 메인 지연 라인(310)의 지연값을 제어하는 메인 지연 제어 수단(350);을 포함한다.
이처럼, 상기 제 2 피드백 루프(30)는 일반적인 DLL 회로의 형태로 구현된다. 상기 메인 지연 라인(310)은 상기 제 1 피드백 루프(20)에서 듀티 사이클이 보정된 상기 보정 클럭(clk_crt)을 입력 받고 이에 대한 지연 고정 동작을 수행하며, 상기 메인 지연 제어 수단(350)은 상기 기준 클럭(clk_ref)의 위상을 감지한 결과값, 즉 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상 비교 결과 생성되는 상기 위상 감지 신호(phdet)에 응답하여 상기 메인 지연 라인(310)을 가변적으로 지연시킨다.
상술한 것과 같이, 본 실시예에서의 상기 DLL 회로는, 하나의 메인 지연 라 인(310)과 두 개의 서브 지연 라인(210, 220)을 이용하여 지연 고정 동작과 듀티 사이클 보정 동작을 모두 수행할 수 있다. 여기에서, 종래에는 두 개의 메인 지연 라인이 구비되었다는 점을 감안하면, 본 발명에서의 DLL 회로는 그 점유 면적이 현저히 감소되었다는 것을 알 수 있다. 상기 두 개의 서브 지연 라인(210, 220)은 상기 메인 지연 라인(310)에 비해 실질적으로 수십 분의 일 정도의 크기만을 갖기 때문이다.
도 2는 도 1에 도시한 제 1 피드백 루프의 동작을 설명하기 위한 타이밍도로서, 상기 기준 클럭(clk_ref)의 하이 구간이 로우 구간에 비해 좁은 상태를 예로써 나타낸 것이다.
도 2를 참조하면, 상기 제 1 지연 클럭(clk_dly1)은 상기 기준 클럭(clk_ref)에 고정적인 지연 시간을 부여함에 의해 생성되므로, 상기 기준 클럭(clk_ref)에 비해 지연된 위상을 보인다. 또한, 상기 제 2 지연 클럭(clk_dly2)은 상기 제 1 지연 클럭(clk_dly1)과 반대의 위상을 가지며, 듀티 사이클 보정 동작에 의해 화살표 방향으로 위상이 조정됨을 보이고 있다.
상기 보정 클럭(clk_crt)은 상술한 것과 같이 에지 트리거링 동작에 의해 생성된다. 상기 제 2 지연 클럭(clk_dly2)에 대한 가변적인 지연과 상기 듀티 사이클 보정 수단(230)의 에지 트리거링 동작에 의해 상기 보정 클럭(clk_crt)은 도시한 것처럼 50:50의 듀티비를 가질 수 있다.
이처럼, 상기 제 1 피드백 루프(20)의 동작은 일반적인 듀티 사이클 보정 동작과 유사한 형태로 실시되나, 상기 메인 지연 라인(310)에서 출력되는 클럭이 아 니라, 상기 메인 지연 라인(310)에 입력되는 클럭에 대해 이와 같은 동작을 수행한다는 점에서 종래 기술과 구분된다.
도 3은 도 1에 도시한 제 1 서브 지연 라인의 상세 구성도이다.
도시한 바와 같이, 상기 제 1 서브 지연 라인(210)은, 외부 공급전원(VDD)과 상기 기준 클럭(clk_ref)을 입력 받아 단위 시간만큼의 지연 동작을 수행하는 제 1 단위 지연기(UD1); 및 상기 제 1 단위 지연기(UD1)의 출력 신호와 그라운드 전원(VSS)에 대한 위상 혼합 동작을 수행하여 상기 제 1 지연 클럭(clk_dly1)을 생성하는 제 1 위상 혼합기(212);를 포함한다.
상기 제 1 단위 지연기(UD1)는 두 개의 낸드게이트와 두 개의 인버터의 직렬 연결 조합을 이용하여 구현할 수 있다. 이처럼, 여기에서는 임의의 신호가 네 개의 지연 소자를 통과하는 시간이 하나의 단위 시간인 것으로 가정하기로 한다. 그리고, 상기 제 1 위상 혼합기(212)는 복수 비트의 제어 신호에 의해 상기 제 1 단위 지연기(UD1)의 출력 신호에 대한 파인 지연 동작을 수행할 수 있는데, 여기에서는 상기 제 1 위상 혼합기(212)가 고정적인 지연값으로 상기 제 1 단위 지연기(UD1)의 출력 신호를 지연시켜 상기 제 1 지연 클럭(clk_dly1)을 생성함이 바람직하다.
도 4는 도 1에 도시한 제 2 서브 지연 라인의 상세 구성도로서, 상기 제 1 지연 제어 신호는 코스 지연 제어 신호와 파인 지연 제어 신호로 이루어지며, 상기 코스 지연 제어 신호는 5비트의 디지털 신호임을 예로 들어 나타내었다.
도시한 바와 같이, 상기 제 2 서브 지연 라인(220)은, 상기 기준 클럭(clk_ref)을 입력 받는 제 1 인버터(IV1); 상기 제 1 인버터(IV1)의 출력 신호와 상기 코스 지연 제어 신호의 제 1 비트(cdlcnt1)를 입력 받는 제 1 낸드게이트(ND1); 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받는 제 2 인버터(IV2); 상기 제 1 인버터(IV1)의 출력 신호와 상기 코스 지연 제어 신호의 제 2 비트(cdlcnt2)를 입력 받는 제 2 낸드게이트(ND2); 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받는 제 3 인버터(IV3); 상기 제 1 인버터(IV1)의 출력 신호와 상기 코스 지연 제어 신호의 제 3 비트(cdlcnt3)를 입력 받는 제 3 낸드게이트(ND3); 상기 제 3 낸드게이트(ND3)의 출력 신호를 입력 받는 제 4 인버터(IV4); 상기 제 1 인버터(IV1)의 출력 신호와 상기 코스 지연 제어 신호의 제 4 비트(cdlcnt4)를 입력 받는 제 4 낸드게이트(ND4); 상기 제 4 낸드게이트(ND4)의 출력 신호를 입력 받는 제 5 인버터(IV5); 상기 제 1 인버터(IV1)의 출력 신호와 상기 코스 지연 제어 신호의 제 5 비트(cdlcnt3)를 입력 받는 제 5 낸드게이트(ND5); 및 상기 제 5 낸드게이트(ND5)의 출력 신호를 입력 받는 제 6 인버터(IV6);를 포함한다.
또한, 상기 제 2 서브 지연 라인(220)은, 상기 외부 공급전원(VDD)과 상기 제 2 인버터(IV2)의 출력 신호를 입력 받아 상기 단위 시간만큼의 지연 동작을 수행하는 제 2 단위 지연기(UD2); 상기 외부 공급전원(VDD)과 상기 제 3 인버터(IV3)의 출력 신호를 입력 받아 상기 단위 시간만큼의 지연 동작을 수행하는 제 3 단위 지연기(UD3); 상기 제 2 단위 지연기(UD2)의 출력 신호와 상기 제 4 인버터(IV4)의 출력 신호를 입력 받아 상기 단위 시간만큼의 지연 동작을 수행하는 제 4 단위 지연기(UD4); 상기 제 3 단위 지연기(UD3)의 출력 신호와 상기 제 5 인버터(IV5)의 출력 신호를 입력 받아 상기 단위 시간만큼의 지연 동작을 수행하는 제 5 단위 지 연기(UD5); 상기 제 4 단위 지연기(UD4)의 출력 신호와 상기 제 6 인버터(IV6)의 출력 신호를 입력 받아 상기 단위 시간의 1/2만큼의 지연 동작을 수행하는 1/2 단위 지연기(1/2UD); 및 상기 파인 지연 제어 신호(fdlcnt)에 응답하여 상기 제 5 단위 지연기(UD5)의 출력 신호와 상기 1/2 단위 지연기(1/2UD)의 출력 신호에 대한 위상 혼합 동작을 수행하여 상기 제 2 지연 클럭(clk_dly2)을 생성하는 제 2 위상 혼합기(222);를 더 포함한다.
여기에서, 각 단위 지연기들은 상기 제 1 서브 지연 라인(210)에 배치되는 단위 지연기(UD1)와 동일한 형태를 갖는 것이 바람직하다. 이에 따라, 상기 제 2 내지 제 5 단위 지연기(UD2 ~ UD5)는 각각 상기 단위 시간만큼의 지연값을 갖는다. 상기 1/2 지연기(1/2UD)는 상기 단위 지연기들이 갖는 지연 소자들의 수의 1/2만큼만 지연 소자들을 구비하며, 이에 따라 상기 단위 시간의 1/2에 해당하는 지연값을 갖는다.
상기 코스 지연 제어 신호(cdlcnt1 ~ cdlcnt5)에는 논리값이 ‘1’인 비트가 연속적으로 두 개 포함된다. 그리고, 상기 코스 지연 제어 신호의 논리값이 (0, 0, 1, 1, 0)인 경우가 상기 코스 지연 제어 신호(cdlcnt1 ~ cdlcnt5)의 디폴트(Default) 값에 해당한다. 상기 듀티 감지 신호(dtdet)가 상기 제 2 서브 지연 라인(220)의 지연값을 증가시키도록 지시하면, 상기 서브 지연 제어 수단(250)은 상기 코스 지연 제어 신호(cdlcnt1 ~ cdlcnt5)에 포함된 논리값 ‘1’의 비트들을 상위 비트로 한 자리씩 이동시킨다. 즉, 상기 코스 지연 제어 신호(cdlcnt1 ~ cdlcnt5)의 논리값은 (0, 0, 1, 1, 0)에서 (0, 1, 1, 0, 0)으로 변하게 된다. 반대 로, 상기 듀티 감지 신호(dtdet)가 상기 제 2 서브 지연 라인(220)의 지연값을 감소시키도록 지시하면, 상기 서브 지연 제어 수단(250)은 상기 코스 지연 제어 신호(cdlcnt1 ~ cdlcnt5)에 포함된 논리값 ‘1’의 비트들을 하위 비트로 한 자리씩 이동시킨다. 즉, 상기 코스 지연 제어 신호(cdlcnt1 ~ cdlcnt5)의 논리값은 (0, 0, 1, 1, 0)에서 (0, 0, 0, 1, 1)로 변하게 된다.
한편, 상기 제 2 위상 혼합기(222)는 상기 파인 지연 제어 신호(fdlcnt)에 응답하여, 입력되는 두 신호의 위상을 혼합함으로써 상기 제 2 지연 클럭(clk_dly2)을 생성하는데, 이와 같은 상기 제 2 위상 혼합기(222)의 파인 지연 동작에 의해 상기 제 2 지연 클럭(clk_dly2)의 위상은 보다 정밀하게 조정될 수 있다.
상술한 바와 같이, 본 발명의 DLL 회로는 각각 지연 고정 동작과 듀티 사이클 보정 동작을 수행하는 두 개의 피드백 루프를 구비한다. 이 때, 종래와는 달리 듀티 사이클 보정 동작을 수행하는 피드백 루프를 지연 고정 동작을 수행하는 피드백 루프의 앞단에 배치하고, 각 피드백 루프의 기능을 분리시킨다. 이에 따라, 듀티 사이클 보정 동작을 수행하는 피드백 루프는 상대적으로 작은 지연량 변화에만 대응하도록 하는 것이 가능하므로, 내부에 배치되는 지연 라인들의 면적 크기를 감소시킬 수 있다. 이처럼, 본 발명의 구현으로 인해 DLL 회로의 점유 면적이 감소될 수 있고, 결과적으로 면적 효율이 향상됨에 따라 반도체 집적 회로의 고집적화 구현을 효과적으로 지원할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 제 1 피드백 루프의 동작을 설명하기 위한 타이밍도,
도 3은 도 1에 도시한 제 1 서브 지연 라인의 상세 구성도,
도 4는 도 3에 도시한 제 2 서브 지연 라인의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 입력 버퍼 20 : 제 1 피드백 루프
30 : 제 2 피드백 루프 210 : 제 1 서브 지연 라인
220 : 제 2 서브 지연 라인 310 : 메인 지연 라인

Claims (18)

  1. 지연 라인을 구비하여 기준 클럭을 지연시키되, 상기 지연 라인의 지연값을 조정함에 의해 상기 기준 클럭의 듀티 사이클을 보정하여 보정 클럭을 생성하는 제 1 피드백 루프; 및
    상기 기준 클럭의 위상을 감지하고, 그 결과에 따른 지연값으로 상기 보정 클럭을 지연시켜 출력 클럭을 생성하는 제 2 피드백 루프;
    를 포함하는 DLL(Delay Locked Loop) 회로.
  2. 제 1 항에 있어서,
    상기 제 1 피드백 루프는, 상기 보정 클럭의 듀티 사이클을 감지하고, 그 결과에 따라 상기 두 개의 지연 라인의 지연값을 조정하도록 구성됨을 특징으로 하는 DLL 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 피드백 루프는,
    고정 지연값으로 상기 기준 클럭을 지연시켜 제 1 지연 클럭을 생성하는 제 1 서브 지연 라인;
    상기 기준 클럭의 듀티 사이클을 조정하기 위한 가변 지연값으로 상기 기준 클럭을 지연시켜 제 2 지연 클럭을 생성하는 제 2 서브 지연 라인;
    상기 제 1 지연 클럭과 상기 제 2 지연 클럭을 조합하여 상기 보정 클럭을 생성하는 듀티 사이클 보정 수단;
    상기 보정 클럭의 듀티 사이클을 감지하여 듀티 감지 신호를 생성하는 듀티 사이클 감지 수단; 및
    상기 듀티 감지 신호에 응답하여 제 1 지연 제어 신호를 생성하여 상기 제 2 서브 지연 라인의 지연값을 제어하는 서브 지연 제어 수단;
    을 포함하는 것을 특징으로 하는 DLL 회로.
  4. 제 3 항에 있어서,
    상기 듀티 사이클 보정 수단은, 상기 제 1 지연 클럭의 라이징 에지에 상기 보정 클럭의 전위를 제 1 레벨로 만들고, 상기 제 2 지연 클럭의 라이징 에지에 상기 보정 클럭의 전위를 제 2 레벨로 만들도록 구성됨을 특징으로 하는 DLL 회로.
  5. 제 3 항에 있어서,
    상기 듀티 사이클 감지 수단은, 상기 보정 클럭의 듀티 사이클에 대응되는 두 개의 전압을 생성하고, 상기 두 개의 전압의 레벨을 비교함에 의해, 상기 보정 클럭의 듀티 상태를 전위 레벨로 표현하는 상기 듀티 감지 신호를 생성하도록 구성됨을 특징으로 하는 DLL 회로.
  6. 제 3 항에 있어서,
    상기 제 1 지연 제어 신호는 5비트 이하의 디지털 신호로서 구현되며,
    상기 서브 지연 제어 수단은, 상기 듀티 감지 신호의 전위 레벨에 따라 상기 제 1 지연 제어 신호에 포함되는 논리값이 ‘1’인 비트들의 자리를 이동시키도록 구성됨을 특징으로 하는 DLL 회로.
  7. 제 1 항에 있어서,
    상기 제 2 피드백 루프는, 상기 출력 클럭의 출력 경로에 존재하는 지연 소자들에 의한 지연량을 모델링한 지연값을 이용하여 피드백 클럭을 생성하고, 상기 피드백 클럭과 상기 기준 클럭의 위상을 비교하는 동작을 통해 상기 기준 클럭의 위상을 감지하도록 구성됨을 특징으로 하는 DLL 회로.
  8. 제 7 항에 있어서,
    상기 제 2 피드백 루프는,
    제 2 지연 제어 신호에 응답하여 상기 보정 클럭을 지연시켜 제 3 지연 클럭을 생성하는 메인 지연 라인;
    상기 제 3 지연 클럭을 구동하여 상기 출력 클럭을 생성하는 클럭 드라이버;
    상기 출력 클럭의 출력 경로에 존재하는 지연 소자들에 의한 지연량을 모델링한 지연값을 상기 제 3 지연 클럭에 부여하여 상기 피드백 클럭을 생성하는 지연 보상 수단;
    상기 기준 클럭의 위상과 상기 피드백 클럭의 위상을 감지하여 위상 감지 신 호를 생성하는 위상 감지 수단; 및
    상기 위상 감지 신호에 응답하여 상기 제 2 지연 제어 신호를 생성하여 상기 메인 지연 라인의 지연값을 제어하는 메인 지연 제어 수단;
    을 포함하는 것을 특징으로 하는 DLL 회로.
  9. 고정 지연값으로 기준 클럭을 지연시켜 제 1 지연 클럭을 생성하는 제 1 서브 지연 라인;
    상기 기준 클럭의 듀티 사이클을 조정하기 위한 가변 지연값으로 상기 기준 클럭을 지연시켜 제 2 지연 클럭을 생성하는 제 2 서브 지연 라인;
    상기 제 1 지연 클럭과 상기 제 2 지연 클럭을 조합하여 보정 클럭을 생성하는 듀티 사이클 보정 수단; 및
    상기 보정 클럭에 대한 지연 고정 동작을 수행하기 위한 가변 지연값으로 상기 보정 클럭을 지연시켜 제 3 지연 클럭을 생성하는 메인 지연 라인;
    을 포함하는 DLL(Delay Locked Loop) 회로.
  10. 제 9 항에 있어서,
    상기 듀티 사이클 보정 수단은, 상기 제 1 지연 클럭의 라이징 에지에 상기 보정 클럭의 전위를 제 1 레벨로 만들고, 상기 제 2 지연 클럭의 라이징 에지에 상기 보정 클럭의 전위를 제 2 레벨로 만들도록 구성됨을 특징으로 하는 DLL 회로.
  11. 제 9 항에 있어서,
    상기 보정 클럭의 듀티 사이클을 감지하여 듀티 감지 신호를 생성하는 듀티 사이클 감지 수단; 및
    상기 듀티 감지 신호에 응답하여 지연 제어 신호를 생성하여 상기 제 2 서브 지연 라인의 지연값을 제어하는 서브 지연 제어 수단;
    을 추가로 포함하는 DLL 회로.
  12. 제 11 항에 있어서,
    상기 듀티 사이클 감지 수단은, 상기 보정 클럭의 듀티 사이클에 대응되는 두 개의 전압을 생성하고, 상기 두 개의 전압의 레벨을 비교함에 의해, 상기 보정 클럭의 듀티 상태를 전위 레벨로 표현하는 상기 듀티 감지 신호를 생성하도록 구성됨을 특징으로 하는 DLL 회로.
  13. 제 11 항에 있어서,
    상기 제 1 지연 제어 신호는 5비트 이하의 디지털 신호로서 구현되며,
    상기 서브 지연 제어 수단은, 상기 듀티 감지 신호의 전위 레벨에 따라 상기 제 1 지연 제어 신호에 포함되는 논리값이 ‘1’인 비트들의 자리를 이동시키도록 구성됨을 특징으로 하는 DLL 회로.
  14. 제 9 항에 있어서,
    상기 제 3 지연 클럭을 구동하여 출력 클럭을 생성하는 클럭 드라이버;
    상기 출력 클럭의 출력 경로에 존재하는 지연 소자들에 의한 지연량을 모델링한 지연값을 상기 제 3 지연 클럭에 부여하여 피드백 클럭을 생성하는 지연 보상 수단;
    상기 기준 클럭의 위상과 상기 피드백 클럭의 위상을 감지하여 위상 감지 신호를 생성하는 위상 감지 수단; 및
    상기 위상 감지 신호에 응답하여 지연 제어 신호를 생성하여 상기 메인 지연 라인의 지연값을 제어하는 메인 지연 제어 수단;
    을 추가로 포함하는 DLL 회로.
  15. a) 제 1 및 제 2 지연 라인을 이용하여 기준 클럭을 지연시켜 보정 클럭을 생성하는 단계;
    b) 상기 보정 클럭의 듀티 사이클을 감지하여 상기 제 2 지연 라인의 지연값을 조정하는 단계;
    c) 상기 제 1 및 제 2 지연 라인으로부터 출력되는 클럭들을 조합하여 상기 보정 클럭을 재생성하는 단계; 및
    d) 상기 보정 클럭에 대한 지연 고정 동작을 수행하여 출력 클럭을 생성하는 단계;
    를 포함하는 DLL(Delay Locked Loop) 회로의 제어 방법.
  16. 제 15 항에 있어서,
    상기 a) 단계와 상기 c) 단계는, 상기 제 1 지연 라인으로부터 출력되는 클럭의 라이징 에지에 상기 보정 클럭의 전위를 제 1 레벨로 만들고, 상기 제 2 지연 라인으로부터 출력되는 클럭의 라이징 에지에 상기 보정 클럭의 전위를 제 2 레벨로 만드는 것을 특징으로 하는 DLL 회로의 제어 방법.
  17. 제 15 항에 있어서,
    상기 b) 단계는,
    b-1) 상기 보정 클럭의 듀티 사이클에 대응되는 두 개의 전압을 생성하는 단계;
    b-2) 상기 두 개의 전압의 레벨을 비교함에 의해 듀티 감지 신호를 생성하는 단계;
    b-3) 상기 듀티 감지 신호의 전위 레벨에 따라 지연 제어 신호에 포함되는 논리값이 ‘1’인 비트들의 자리를 이동시키는 단계; 및
    b-4) 상기 지연 제어 신호에 응답하여 상기 제 2 지연 라인의 지연값을 조정하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  18. 제 15 항에 있어서,
    상기 d) 단계는, 상기 출력 클럭의 출력 경로에 존재하는 지연 소자들에 의 한 지연량을 모델링한 지연값을 이용하여 피드백 클럭을 생성하고, 상기 피드백 클럭과 상기 기준 클럭의 위상을 비교하는 동작을 통해 상기 기준 클럭의 위상을 감지한 후, 그 결과에 따라 상기 보정 클럭에 부여하는 지연 시간의 양을 조절하여 상기 출력 클럭의 위상을 조절하는 단계인 것을 특징으로 하는 DLL 회로의 제어 방법.
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