KR20090088111A - 락킹 상태 검출기 및 이를 포함하는 ｄｌｌ 회로 - Google Patents

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Abstract

본 발명의 락킹 상태 검출기는, 기준 클럭과 피드백 클럭의 위상을 비교하여 제 1 위상차 범위를 판별하는 제 1 위상차 판별 신호와 상기 제 1 위상차 범위보다 더 넓은 제 2 위상차 범위를 판별하는 제 2 위상차 판별 신호를 생성하는 위상 비교부; 및 상기 제 1 위상차 판별 신호 및 상기 제 2 위상차 판별 신호에 응답하여 락킹 상태 신호를 생성하는 락킹 상태 설정부;를 포함하는 것을 특징으로 한다.
Figure P1020080013466
DLL 회로, 락킹 상태 검출기, 위상차 범위

Description

락킹 상태 검출기 및 이를 포함하는 ＤＬＬ 회로{Locking State Detector and DLL Circuit with the Same}
본 발명은 DLL(Delay Locked Loop) 회로에 관한 것으로, 보다 상세하게는 락킹(Locking) 상태를 검출하는 락킹 상태 검출기 및 이를 포함하는 DLL 회로에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다. DLL 회로는 이와 같이 유효 데이터 출력 구간을 증가시키기 위해 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.
DLL 회로는 피드백 루프 구조로 구성되며, 그 내부에는 지연 제어 신호에 응답하여 클럭 입력 버퍼로부터 전달되는 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 라인, 상기 지연 클럭의 출력 경로에 존재하는 지연 소자들에 의한 지연량 을 모델링한 지연값으로 상기 지연 클럭을 지연시켜 피드백 클럭을 생성하는 리플리카 지연기, 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교 감지하여 위상 감지 신호를 생성하는 위상 감지부, 및 상기 위상 감지 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어부가 구비된다.
이외에도 DLL 회로는 상기 기준 클럭과 상기 피드백 클럭의 위상차가 소정 범위 이하로 감소하면, 지연 고정 동작이 완료되었음을 의미하는 락킹 상태 신호를 인에이블 시키도록 하는 락킹 상태 검출기를 구비한다. 상기 락킹 상태 신호가 인에이블 되면, 상기 지연 제어부는 상기 지연 라인이 활성화되는 단위 지연기의 개수를 조정하여 지연값을 변경하는 동작을 중지하도록 지시한다.
일반적으로 DLL 회로에 입력되는 외부 클럭은 지터(Jitter) 성분을 포함하는 경우가 많으며, 이에 따라 상기 외부 클럭의 토글(Toggle) 타이밍 또는 펄스 폭이 변화하는 현상이 발생할 수 있다. 이처럼 외부 클럭에서 지터가 발생하면 기준 클럭의 위상이 변화하게 되고, 따라서 순간적으로 상기 기준 클럭과 상기 피드백 클럭의 위상차가 상기 소정 범위를 초과하게 될 수 있다. 종래의 락킹 상태 검출기는 이와 같은 현상에 민감하게 반응하여 상기 락킹 상태 신호를 디스에이블 시키도록 구성되어 있었다. 따라서 외부 클럭의 지터에 의해 락킹 상태 신호의 인에이블 상태가 변경되는 상황이 자주 발생하게 되었고, 이에 따라 DLL 회로는 동작 모드를 자주 변경하는 등의 오동작이 발생하여 안정적으로 내부 클럭을 생성하지 못하였다. 그리고 이와 같이 DLL 회로의 동작의 안정성이 저하됨에 따라, DLL 회로를 이용하는 반도체 집적 회로 또한 안정적인 동작을 수행하기에 용이하지 않았다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 외부 클럭의 지터 성분에 둔감하게 반응하는 락킹 상태 검출기 및 이를 포함하는 DLL 회로를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 반도체 집적 회로의 안정적인 동작을 지원하는 락킹 상태 검출기 및 이를 포함하는 DLL 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 락킹 상태 검출기는, 기준 클럭과 피드백 클럭의 위상을 비교하여 제 1 위상차 범위를 판별하는 제 1 위상차 판별 신호와 상기 제 1 위상차 범위보다 더 넓은 제 2 위상차 범위를 판별하는 제 2 위상차 판별 신호를 생성하는 위상 비교부; 및 상기 제 1 위상차 판별 신호 및 상기 제 2 위상차 판별 신호에 응답하여 락킹 상태 신호를 생성하는 락킹 상태 설정부;를 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 DLL 회로는, 기준 클럭과 피드백 클럭의 위상을 비교 감지하여 위상 감지 신호를 생성하는 위상 감지 수단; 상기 기준 클럭과 상기 피드백 클럭의 위상차가 제 1 위상차 범위 이하이면 락킹 상태 신호를 인에이블 시키고, 이후 상기 기준 클럭과 상기 피드백 클럭의 위상차가 상기 제 1 위상차 범위보다 넓은 제 2 위상차 범위를 초과할 때에만 상기 락킹 상태 신호를 디스에이블 시키는 락킹 상태 검출기; 상기 위상 감지 신호와 상기 락킹 상태 신호에 응답하여 지연 제어 신호를 생성하는 지연 제어 수단; 및 상기 지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 라인;을 포함하는 것을 특징으로 한다.
본 발명의 락킹 검출기 및 이를 포함하는 DLL 회로는, 초기 락킹 상태 설정시에 비해 기준 클럭과 피드백 클럭의 위상차가 더 큰 경우에만 락킹 상태를 해제시키도록 함으로써, 외부 클럭의 지터 성분에 둔감하게 반응하여 동작의 안정성을 향상시키는 효과가 있다.
아울러, 본 발명의 락킹 검출기 및 이를 포함하는 DLL 회로는, 외부 클럭의 지터 성분에 의한 오동작을 감소시킴으로써, 반도체 집적 회로의 안정적인 동작을 지원하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로는, 외부 클럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성하는 클럭 입력 버퍼(10); 지연 제어 신호(dlycont)에 응답하여 상기 기준 클럭(clk_ref)을 지연시켜 지연 클럭(clk_dly)을 생성하는 지연 라인(20); 상기 지연 클럭(clk_dly)을 구동하여 내부 클럭(clk_int)을 출력하는 클럭 드라이버(30); 상기 지연 클럭(clk_dly)의 출력 경 로에 존재하는 지연량을 모델링한 지연 시간을 상기 지연 클럭(clk_dly)에 부여하여 피드백 클럭(clk_fb)을 생성하는 지연 보상 수단(40); 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교 감지하여 위상 감지 신호(phdet)를 생성하는 위상 감지 수단(50); 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 락킹 상태 신호(lockst)를 생성하는 락킹 상태 검출기(60); 및 상기 위상 감지 신호(phdet)와 상기 락킹 상태 신호(lockst)에 응답하여 지연 제어 신호(dlycont)를 생성하는 지연 제어 수단(70);을 포함한다.
상기 DLL 회로의 동작 초기에 상기 락킹 상태 신호(lockst)가 디스에이블 된 상태에서, 상기 지연 제어 수단(70)은 상기 위상 감지 신호(phdet)에 응답하여 복수 개의 디지털 신호로서 구현되는 상기 지연 제어 신호(dlycont)의 논리값을 변경함으로써, 상기 지연 라인(20)이 상기 기준 클럭(clk_ref)에 부여하는 지연량을 조정한다. 이 때, 상기 지연 라인(20)은 내부에 복수 개의 단위 지연기를 구비하며, 활성화되는 단위 지연기의 개수를 가감함으로써 상기 지연 클럭(clk_dly)의 위상을 제어한다.
그러나 이후, 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 제 1 위상차 범위 이하로 감소하면, 상기 락킹 상태 검출기(60)는 상기 락킹 상태 신호(lockst)를 인에이블 시킨다. 상기 락킹 상태 신호(lockst)가 인에이블 되면, 상기 지연 제어 수단(70)은 상기 지연 제어 신호(dlycont)의 논리값을 고정시킴으로써, 상기 지연 라인(20)이 활성화되는 단위 지연기의 개수를 변경시키지 않도록 한다.
종래에는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 순간적으로 상기 제 1 위상차 범위를 초과할 때에도 상기 락킹 상태 검출기(60)는 상기 락킹 상태 신호(lockst)를 디스에이블 시키는 동작을 수행하였다. 그러나 본 발명의 일 실시예에서, 상기 락킹 상태 검출기(60)는 상기 락킹 상태 신호(lockst)가 상술한 것처럼 한 번 인에이블 되면, 이후에는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 상기 제 1 위상차 범위보다 넓은 제 2 위상차 범위를 초과할 때에만 상기 락킹 상태 신호(lockst)를 디스에이블 시킨다. 따라서, 상기 외부 클럭(clk_ext)의 토글 타이밍 또는 펄스 폭이 순간적으로 감소하는 현상이 발생하여도 상기 DLL 회로는 상기 락킹 상태 신호(lockst)의 인에이블 상태가 유지됨에 따라, 안정적인 동작을 수행할 수 있게 된다.
도 2는 도 1에 도시한 락킹 상태 검출기의 상세 구성도이다.
도시한 바와 같이, 상기 락킹 상태 검출기(60)는, 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 제 1 위상차 판별 신호(phddtg1)와 제 2 위상차 판별 신호(phddtg2)를 생성하는 위상 비교부(610); 및 상기 제 1 위상차 판별 신호(phddtg1) 및 상기 제 2 위상차 판별 신호(phddtg2)에 응답하여 상기 락킹 상태 신호(lockst)를 생성하는 락킹 상태 설정부(620);를 포함한다.
여기에서 상기 제 1 위상차 판별 신호(phddtg1)는 상기 제 1 위상차 범위를 감지함에 따라 발생하는 신호이다. 즉, 상기 위상 비교부(610)는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 상기 제 1 위상차 범위 이하로 감소하면 상기 제 1 위상차 판별 신호(phddtg1)를 인에이블 시킨다.
마찬가지로, 상기 제 2 위상차 판별 신호(phddtg2)는 상기 제 2 위상차 범위를 감지함에 따라 발생하는 신호이다. 즉, 상기 위상 비교부(610)는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 상기 제 2 위상차 범위 이하로 감소하면 상기 제 1 위상차 판별 신호(phddtg1)를 인에이블 시킨다. 이 때, 상기 제 1 위상차 범위가 상기 제 2 위상차 범위보다 좁으므로, 상기 제 1 위상차 판별 신호(phddtg1)가 인에이블 될 때, 상기 제 2 위상차 판별 신호(phddtg2)는 항상 인에이블 될 것이다.
상기 락킹 상태 설정부(620)는 상기 DLL 회로의 동작 초기에 상기 제 1 위상차 판별 신호(phddtg1)와 상기 제 2 위상차 판별 신호(phddtg2)가 인에이블 되면 상기 락킹 상태 신호(lockst)를 인에이블 시킨다. 이후, 상기 제 1 위상차 판별 신호(phddtg1)가 디스에이블 되어도 상기 제 2 위상차 판별 신호(phddtg2)가 인에이블 상태를 유지하고 있으면, 상기 락킹 상태 신호(lockst)의 인에이블 상태를 유지시킨다. 그러나 상기 제 2 위상차 판별 신호(phddtg2)가 디스에이블 되면 상기 락킹 상태 설정부(620)는 상기 락킹 상태 신호(lockst)를 디스에이블 시킨다.
즉, 상기 제 1 위상차 판별 신호(phddtg1)만 디스에이블 되는 경우에는 상기 외부 클럭(clk_ext)이 지터 성분을 갖는 경우에 해당하므로, 상기 락킹 상태 신호(lockst)의 인에이블 상태를 유지시킴으로써, 상기 DLL 회로의 오동작을 방지하는 것이다. 그러나 상기 제 2 위상차 판별 신호(phddtg2)가 디스에이블 되는 경우는, 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상이 재설정되어 지속적으로 큰 위상차를 보이는 경우이므로, 이 때에는 락킹 상태를 해제하여 상기 DLL 회로가 락킹 설정 이전과 같은 동작을 수행하도록 한다.
도 3은 도 2에 도시한 위상 비교부의 상세 구성도이다.
도시한 바와 같이, 상기 위상 비교부(610)는, 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 상기 제 1 위상차 범위 이하인지를 판별하여 상기 제 1 위상차 판별 신호(phddtg1)를 생성하는 제 1 판별부(612); 및 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 상기 제 2 위상차 범위 이하인지를 판별하여 상기 제 2 위상차 판별 신호(phddtg2)를 생성하는 제 2 판별부(614);를 포함한다.
여기에서 상기 제 1 판별부(612)는 상기 피드백 클럭(clk_fb)을 제 1 시간만큼 지연시키는 제 1 지연기(DLY1); 상기 제 1 지연기(DLY1)의 출력 신호에 응답하여 상기 기준 클럭(clk_ref)을 래치하여 제 1 래치 신호(lat1)를 출력하는 제 1 플립플롭(FF1); 상기 기준 클럭(clk_ref)을 상기 제 1 시간만큼 지연시키는 제 2 지연기(DLY2); 상기 피드백 클럭(clk_fb)에 응답하여 상기 제 2 지연기(DLY2)의 출력 신호를 래치하여 제 2 래치 신호(lat2)를 출력하는 제 2 플립플롭(FF2); 상기 제 2 래치 신호(lat2)를 입력 받는 제 1 인버터(IV1); 상기 제 1 래치 신호(lat1)와 상기 제 1 인버터(IV1)의 출력 신호를 입력 받는 제 1 낸드게이트(ND1); 및 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받아 상기 제 1 위상차 판별 신호(phddtg1)를 출력하는 제 2 인버터(IV2);를 포함한다.
그리고 상기 제 2 판별부(614)는 상기 피드백 클럭(clk_fb)을 제 2 시간만큼 지연시키는 제 3 지연기(DLY3); 상기 제 3 지연기(DLY3)의 출력 신호에 응답하여 상기 기준 클럭(clk_ref)을 래치하여 제 3 래치 신호(lat3)를 출력하는 제 3 플립플롭(FF3); 상기 기준 클럭(clk_ref)을 상기 제 2 시간만큼 지연시키는 제 4 지연기(DLY4); 상기 피드백 클럭(clk_fb)에 응답하여 상기 제 4 지연기(DLY4)의 출력 신호를 래치하여 제 4 래치 신호(lat4)를 출력하는 제 4 플립플롭(FF4); 상기 제 4 래치 신호(lat4)를 입력 받는 제 3 인버터(IV3); 상기 제 3 래치 신호(lat3)와 상기 제 3 인버터(IV3)의 출력 신호를 입력 받는 제 2 낸드게이트(ND2); 및 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받아 상기 제 2 위상차 판별 신호(phddtg2)를 입력 받는 제 4 인버터(IV4);를 포함한다.
여기에서, 상기 제 1 시간은 상기 제 1 위상차 범위의 1/2에 해당하는 시간이고, 상기 제 2 시간은 상기 제 2 위상차 범위의 1/2에 해당하는 시간이다. 따라서, 상기 제 2 시간은 상기 제 1 시간보다 긴 시간임을 알 수 있다.
그리고 상기 제 1 위상차 판별 신호(phddtg1)는 상기 제 1 래치 신호(lat1)의 전위가 하이 레벨(High Level)이고 상기 제 2 래치 신호(lat2)의 전위가 로우 레벨(Low Level)일 때에만 인에이블 된다. 마찬가지로, 상기 제 2 위상차 판별 신호(phddtg2)는 상기 제 3 래치 신호(lat3)의 전위가 하이 레벨이고 상기 제 4 래치 신호(lat4)의 전위가 로우 레벨일 때에만 인에이블 된다.
이와 같은 구성에 의해, 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 상기 제 1 위상차 범위 이하이면, 상기 제 1 래치 신호(lat1)가 하이 레벨이 되고 상기 제 2 래치 신호(lat2)가 로우 레벨이 되므로, 상기 제 1 위상차 판별 신호(phddtg1)는 인에이블 된다. 그러나 상기 기준 클 럭(clk_ref)이 상기 제 1 시간 이상 지연되면 상기 제 1 래치 신호(lat1)가 로우 레벨이 되므로, 상기 제 1 위상차 판별 신호(phddtg1)는 디스에이블 된다. 또한 상기 피드백 클럭(clk_fb)이 상기 제 1 시간 이상 지연되면 상기 제 2 래치 신호(lat2)가 하이 레벨이 되므로, 상기 제 1 위상차 판별 신호(phddtg1)는 디스에이블 된다.
상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 상기 제 2 위상차 범위 이하이면, 상기 제 3 래치 신호(lat3)가 하이 레벨이 되고 상기 제 4 래치 신호(lat4)가 로우 레벨이 되므로, 상기 제 2 위상차 판별 신호(phddtg2)는 인에이블 된다. 그러나 상기 기준 클럭(clk_ref)이 상기 제 2 시간 이상 지연되면 상기 제 3 래치 신호(lat3)가 로우 레벨이 되므로, 상기 제 2 위상차 판별 신호(phddtg2)는 디스에이블 된다. 또한 상기 피드백 클럭(clk_fb)이 상기 제 2 시간 이상 지연되면 상기 제 4 래치 신호(lat4)가 하이 레벨이 되므로, 상기 제 2 위상차 판별 신호(phddtg2)는 디스에이블 된다.
도 4는 도 2에 도시한 락킹 상태 설정부의 상세 구성도이다.
도시한 바와 같이, 상기 락킹 상태 설정부(620)는, 제 1 노드(N1); 상기 제 1 위상차 판별 신호(phddtg1)와 상기 제 2 위상차 판별 신호(phddtg2)에 응답하여 상기 제 1 노드(N1)의 전위를 풀업하는 풀업부(622); 상기 제 2 위상차 판별 신호(phddtg2)에 응답하여 상기 제 1 노드(N1)의 전위를 풀다운하는 풀다운부(624); 및 상기 제 1 노드(N1)의 전위를 래치 및 구동하여 상기 락킹 상태 신호(lockst)를 출력하는 래치부(626);를 포함한다.
상기 풀업부(622)는 상기 제 1 위상차 판별 신호(phddtg1)와 상기 제 2 위상차 판별 신호(phddtg2)를 입력 받는 제 3 낸드게이트(ND3); 상기 제 3 낸드게이트(ND3)의 출력 신호를 입력 받는 제 5 인버터(IV5); 상기 제 5 인버터(IV5)의 출력 신호를 입력 받는 제 6 인버터(IV6); 및 상기 제 5 인버터(IV5)의 출력 신호와 상기 제 6 인버터(IV6)의 출력 신호에 응답하여 외부 공급전원(VDD)의 공급단과 상기 제 1 노드(N1)를 연결하는 제 1 패스게이트(PG1);를 포함한다.
상기 풀다운부(624)는 상기 제 2 위상차 판별 신호(phddtg2)를 입력 받는 제 7 인버터(IV7); 상기 제 7 인버터(IV7)의 출력 신호를 입력 받는 제 8 인버터(IV8); 및 상기 제 7 인버터(IV7)의 출력 신호와 상기 제 8 인버터(IV8)의 출력 신호에 응답하여 접지단과 상기 제 1 노드(N1)를 연결하는 제 2 패스게이트(PG2);를 포함한다.
상기 래치부(626)는 상기 제 1 노드(N1)의 전위를 입력 받는 제 9 인버터(IV9); 상기 제 9 인버터(IV9)와 래치 구조를 형성하는 제 10 인버터(IV10); 및 상기 제 9 인버터(IV9)의 출력 신호를 입력 받아 상기 락킹 상태 신호(lockst)를 출력하는 제 11 인버터(IV11);를 포함한다.
이와 같은 상기 락킹 상태 설정부(620)의 구성에서, 상기 제 1 위상차 판별 신호(phddtg1)와 상기 제 2 위상차 판별 신호(phddtg2)가 모두 인에이블 되는 경우, 상기 풀업부(622)의 상기 제 1 패스게이트(PG1)는 턴 온(Turn On) 된다. 그리고 이 때, 상기 제 2 위상차 판별 신호(phddtg2)가 인에이블 됨에 따라 상기 풀다운부(624)의 상기 제 2 패스게이트(PG2)는 턴 오프(Turn Off) 된다. 따라서, 상기 제 1 노드(N1)에는 하이 레벨의 전위가 공급되고, 이 때 상기 락킹 상태 신호(lockst)는 하이 레벨로 인에이블 된다.
이후, 상기 제 1 위상차 판별 신호(phddtg1)는 디스에이블 되고 상기 제 2 위상차 판별 신호(phddtg2)는 인에이블 되는 경우가 발생하면, 상기 제 1 패스게이트(PG1)는 턴 오프 되나, 상기 제 2 패스게이트(PG2)는 턴 오프 상태를 유지한다. 이 때, 상기 래치부(626)가 상기 제 1 노드(N1)의 전위를 래치하고 있으므로, 상기 락킹 상태 신호(lockst)의 인에이블 상태는 유지된다.
상기 락킹 상태 신호(lockst)는 상기 제 1 위상차 판별 신호(phddtg1)와 상기 제 2 위상차 판별 신호(phddtg2)가 모두 디스에이블 되는 경우에 디스에이블 된다. 즉, 이 때 상기 제 1 패스게이트(PG1)는 턴 오프 되고 상기 제 2 패스게이트(PG2)는 턴 온 되므로, 상기 제 1 노드(N1)의 전위가 로우 레벨로 천이하게 된다. 그리고 이에 따라 상기 락킹 상태 신호(lockst)가 로우 레벨로 디스에이블 된다.
즉, 상기 DLL 회로의 동작 초기에 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 상기 제 1 위상차 범위 이하로 좁혀지면, 상기 락킹 상태 신호(lockst)가 인에이블 된다. 그러나 이후 지터의 영향으로 상기 외부 클럭(clk_ext)의 파형이 일정 수준 변화되어도 상기 락킹 상태 신호(lockst)의 인에이블 상태는 그대로 유지될 수 있다.
상술한 바와 같이, 본 발명에 따른 락킹 상태 검출기는 외부 지터의 영향에 둔감한 동작을 수행하여, 초기 락킹 상태 설정시에 비해 기준 클럭과 피드백 클럭의 위상차가 더 큰 경우에만 락킹 상태를 해제함으로써, 그 동작의 안정성을 향상시킨다. 그리고 이와 같은 락킹 상태 검출기를 구비하는 DLL 회로는 외부 지터에 안정적인 동작을 수행함으로써, 고성능의 반도체 집적 회로의 구현을 지원할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 락킹 상태 검출기의 상세 구성도,
도 3은 도 2에 도시한 위상 비교부의 상세 구성도,
도 4는 도 2에 도시한 락킹 상태 설정부의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 입력 버퍼 20 : 지연 라인
30 : 클럭 드라이버 40 : 지연 보상 수단
50 : 위상 감지 수단 60 : 락킹 상태 검출기
70 : 지연 제어 수단

Claims (11)

  1. 기준 클럭과 피드백 클럭의 위상을 비교하여 제 1 위상차 범위를 판별하는 제 1 위상차 판별 신호와 상기 제 1 위상차 범위보다 더 넓은 제 2 위상차 범위를 판별하는 제 2 위상차 판별 신호를 생성하는 위상 비교부; 및
    상기 제 1 위상차 판별 신호 및 상기 제 2 위상차 판별 신호에 응답하여 락킹 상태 신호를 생성하는 락킹 상태 설정부;
    를 포함하는 것을 특징으로 하는 락킹 상태 검출기.
  2. 제 1 항에 있어서,
    상기 위상 비교부는,
    상기 기준 클럭과 상기 피드백 클럭의 위상차가 상기 제 1 위상차 범위 이하인지를 판별하여 상기 제 1 위상차 판별 신호를 생성하는 제 1 판별부; 및
    상기 기준 클럭과 상기 피드백 클럭의 위상차가 상기 제 2 위상차 범위 이하인지를 판별하여 상기 제 2 위상차 판별 신호를 생성하는 제 2 판별부;
    를 포함하는 것을 특징으로 하는 락킹 상태 검출기.
  3. 제 1 항에 있어서,
    상기 락킹 상태 설정부는, 상기 제 1 위상차 판별 신호와 상기 제 2 위상차 판별 신호가 인에이블 되면 상기 락킹 상태 신호를 인에이블 시키고, 이후 상기 제 1 위상차 판별 신호가 디스에이블 되어도 상기 제 2 위상차 판별 신호가 인에이블 되어 있으면 상기 락킹 상태 신호의 인에이블 상태를 유지시키는 것을 특징으로 하는 락킹 상태 검출기.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 락킹 상태 설정부는,
    제 1 노드;
    상기 제 1 위상차 판별 신호와 상기 제 2 위상차 판별 신호에 응답하여 상기 제 1 노드의 전위를 풀업하는 풀업부;
    상기 제 2 위상차 판별 신호에 응답하여 상기 제 1 노드의 전위를 풀다운하는 풀다운부; 및
    상기 제 1 노드의 전위를 래치 및 구동하여 상기 락킹 상태 신호를 출력하는 래치부;
    를 포함하는 것을 특징으로 하는 락킹 상태 검출기.
  5. 기준 클럭과 피드백 클럭의 위상을 비교 감지하여 위상 감지 신호를 생성하는 위상 감지 수단;
    상기 기준 클럭과 상기 피드백 클럭의 위상차가 제 1 위상차 범위 이하이면 락킹 상태 신호를 인에이블 시키고, 이후 상기 기준 클럭과 상기 피드백 클럭의 위상차가 상기 제 1 위상차 범위보다 넓은 제 2 위상차 범위를 초과할 때에만 상기 락킹 상태 신호를 디스에이블 시키는 락킹 상태 검출기;
    상기 위상 감지 신호와 상기 락킹 상태 신호에 응답하여 지연 제어 신호를 생성하는 지연 제어 수단; 및
    상기 지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 라인;
    을 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로.
  6. 제 5 항에 있어서,
    상기 락킹 상태 검출기는,
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 제 1 위상차 범위를 판별하는 제 1 위상차 판별 신호와 상기 제 2 위상차 범위를 판별하는 제 2 위상차 판별 신호를 생성하는 위상 비교부; 및
    상기 제 1 위상차 판별 신호 및 상기 제 2 위상차 판별 신호에 응답하여 락킹 상태 신호를 생성하는 락킹 상태 설정부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  7. 제 6 항에 있어서,
    상기 위상 비교부는,
    상기 기준 클럭과 상기 피드백 클럭의 위상차가 상기 제 1 위상차 범위 이하인지를 판별하여 상기 제 1 위상차 판별 신호를 생성하는 제 1 판별부; 및
    상기 기준 클럭과 상기 피드백 클럭의 위상차가 상기 제 2 위상차 범위 이하인지를 판별하여 상기 제 2 위상차 판별 신호를 생성하는 제 2 판별부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  8. 제 6 항에 있어서,
    상기 락킹 상태 설정부는, 상기 제 1 위상차 판별 신호와 상기 제 2 위상차 판별 신호가 인에이블 되면 상기 락킹 상태 신호를 인에이블 시키고, 이후 상기 제 1 위상차 판별 신호가 디스에이블 되어도 상기 제 2 위상차 판별 신호가 인에이블 되어 있으면 상기 락킹 상태 신호의 인에이블 상태를 유지시키는 것을 포함하는 것을 특징으로 하는 DLL 회로.
  9. 제 6 항 또는 제 8 항에 있어서,
    상기 락킹 상태 설정부는,
    제 1 노드;
    상기 제 1 위상차 판별 신호와 상기 제 2 위상차 판별 신호에 응답하여 상기 제 1 노드의 전위를 풀업하는 풀업부;
    상기 제 2 위상차 판별 신호에 응답하여 상기 제 1 노드의 전위를 풀다운하는 풀다운부; 및
    상기 제 1 노드의 전위를 래치 및 구동하여 상기 락킹 상태 신호를 출력하는 래치부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  10. 제 5 항에 있어서,
    상기 지연 제어 수단은, 상기 락킹 상태 신호가 인에이블 되면 복수 개의 디지털 신호로서 구현되는 상기 지연 제어 신호의 논리값을 고정시키는 것을 특징으로 하는 DLL 회로.
  11. 제 5 항에 있어서,
    상기 지연 클럭의 출력 경로에 존재하는 지연량을 모델링한 지연 시간을 상기 지연 클럭에 부여하여 상기 피드백 클럭을 생성하는 지연 보상 수단을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
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