KR101231743B1 - 디지털 락 검출장치 및 이를 포함하는 주파수 합성기 - Google Patents

디지털 락 검출장치 및 이를 포함하는 주파수 합성기 Download PDF

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Abstract

본 발명의 일측면은, 복수개의 제어비트를 입력받으며, 상기 복수개의 제어비트들의 락킹(Locking) 여부에 관한 비트정보가 포함된 하나의 비트 신호로 출력하는 비교부와, 상기 비교부에서 출력되는 하나의 비트 신호와 상기 하나의 비트 신호를 기 설정된 시간만큼 지연시킨 신호를 결합하여 하나의 클럭 신호를 출력하는 지연셀 블록, 및 상기 지연셀 블럭에서 출력되는 클럭 신호에 의해 락 표시 신호를 출력하는 검출부를 포함하는 디지털 락 검출장치 및 이를 이용한 주파수 합성기를 제공할 수 있다.
락 검출장치(lock detector), 위상 고정 루프(phase locked loop)

Description

디지털 락 검출장치 및 이를 포함하는 주파수 합성기 {DIGITAL LOCK DETECTOR AND FREQUENCY SYNTHESIZER USING THE SAME}
본 발명은 디지털 락 검출장치 및 이를 포함하는 주파수 합성기에 관한 것으로서, 보다 상세하게는 위상 락 루프(PLL : Phase Locked Loop)에서 출력되는 주파수가 락 상태인지 여부를 검출할 수 있는 디지털 락 검출장치 및 이를 포함하는 주파수 합성기에 관한 것이다.
본 발명은 지식경제부 및 정보통신 연구 진흥원의 IT원천기술개발 사업의 일환으로 수행한 연구로부터 도출된 것이다.[과제 관리번호: 2008-F-008-01, 과제명: 차세대 무선 융합 단말용 Advanced Digital RF 기술개발]
종래에는 멀티밴드 이동통신용 RF 주파수 합성기를 설계하는데 전하펌프 PLL(Charge Pump Phase Locked Loop)가 주로 이용되어 왔으며, 이 전하펌프 PLL에는 아날로그회로 설계기술이 집적되어 있다. 따라서, 아날로그회로와 아날로그 신호 특성으로 인해 표준 디지털 CMOS 공정에서 제공하는 설계 라이브러리외에 별도의 추가적인 아날로그/RF 라이브러리가 요구되어서, 디지털 CMOS 공정을 사용하는 디지털 베이스밴드 신호처리 블록과 함께 집적하기가 어려웠다. 또한, 최근에 공정기술의 발전으로 디지털 베이스밴드 신호 처리 블럭이 나노급 디지털 CMOS 공정을 이용해서 개발되고 있다.
종래에는 디지털 PLL을 이용한 주파수 합성기는 위상잡음과 지터 특성이 좋지 않아서 고품질 위상잡음을 요구하는 이동통신용 RF 송수신기의 국부발진기로 사용되지 못하는 문제점이 있었으나, 최근들어 디지털 PLL 기술을 이동통신용 주파수 합성기에 적용시킨 완전 디지털 PLL(All Digital PLL : ADPLL)이 개발되어 사용되고 있다. 상기 ADPLL 은 디지털 제어 발진기(DCO : Digitally Controlled Oscillator)를 사용하고, 상기 DCO 는 LC 공진기를 사용하여 구현할 수 있기 때문에 위상잡음이나 지터잡음 특성이 매우 우수하다. 이러한 디지털 PLL 에서 락킹 여부를 빠르고 정확하게 검출하고자 하는 락 검출장치에 대한 연구가 계속되고 있다.
본 발명은, 상기한 문제점을 해결하기 위해서, 간단한 지연회로 및 비교회로를 이용하여 디지털 PLL 에서 락 여부를 검출할 수 있는 디지털 락 검출장치 및 이를 이용한 주파수 합성기를 제공하는 것을 목적으로 한다.
본 발명의 일측면은, 복수개의 제어비트를 입력받으며, 상기 복수개의 제어비트들의 락킹(Locking) 여부에 관한 비트정보가 포함된 하나의 비트 신호로 출력하는 비교부와, 상기 비교부에서 출력되는 하나의 비트 신호와 상기 하나의 비트 신호를 기 설정된 시간만큼 지연시킨 신호를 결합하여 하나의 클럭 신호를 출력하는 지연셀 블록, 및 상기 지연셀 블럭에서 출력되는 클럭 신호에 의해 락 표시 신호를 출력하는 검출부를 포함하는 디지털 락 검출장치를 제공할 수 있다.
상기 비교부는, 서로 다른 락킹 시간을 갖는 상기 복수의 제어비트 신호가 각각 락킹되는 시간 및 상기 복수의 제어비트 신호 모두가 락킹되는 시간을 산출하여 출력할 수 있다.
상기 비교부는, 상기 복수개의 제어비트 각각을 기설정된 시간만큼 지연시키는 복수개의 지연기와, 상기 복수개의 제어비트 신호와 이에 대응하는 상기 복수개 의 지연기에 의해 지연된 신호 각각을 입력받아 배타적 논리합(XOR : exclusive OR) 연산 출력하는 복수개의 비교기, 및 상기 복수개의 비교기에서 출력되는 신호들을 논리합(OR) 연산하여 하나의 비트로 출력하는 연산기를 포함할 수 있다.
상기 지연셀 블럭은, 상기 비교부에서 출력되는 비트 신호를 기설정된 시간만큼 지연시키는 지연부, 및 상기 비교부에서 출력되는 비트 신호 및 상기 지연부의 출력신호를 논리합(OR) 연산하여 출력하는 연산부를 포함할 수 있다.
상기 지연부는, 직렬로 연결된 복수개의 지연기를 포함하며, 상기 연산부는, 상기 비교부에서 출력되는 비트 신호 및 상기 복수개의 지연기 각각에서 출력되는 출력신호를 논리합(OR) 연산하여 출력할 수 있다.
상기 검출부는, 상기 지연셀 블럭에서 출력되는 클럭신호의 상태 변화 시점을 검출하는 래치회로, 및 상기 래치 회로의 출력에 의해 락 표시신호를 발생시키는 펄스 발생기를 포함할 수 있다.
본 발명의 다른 일측면은, 입력되는 제어비트에 따라 출력 주파수를 조절하는 디지털 제어 발진기와, 상기 디지털 제어 발진기의 출력 신호를 피드백받아 에러신호를 출력하는 위상 검출기와, 상기 위상 검출기에서 출력되는 에러신호에서 고주파수 성분을 제거하고 복수의 제어비트를 상기 디지털 제어 발진기로 출력하는 디지털 루프필터, 및 상기 디지털 루프필터에서 출력되는 복수의 제어비트를 입력받아, 락 여부를 표시하는 락 표시신호를 상기 디지털 제어 발진기로 출력하는 디지털 락 검출장치를 포함하는 주파수 합성기를 제공할 수 있다.
상기 디지털 락 검출장치는, 상기 디지털 루프필터에서 출력되는 복수개의 제어비트를 입력받아 상기 디지털 루프 필터에서 출력되는 복수개의 제어비트들의 락킹 여부에 관한 비트정보가 포함된 하나의 비트 신호로 출력하는 비교부와, 상기 비교부에서 출력되는 하나의 비트 신호와 상기 하나의 비트 신호를 기 설정된 시간만큼 지연시킨 신호를 결합하여 하나의 클럭 신호를 출력하는 지연셀 블럭 및 상기 지연셀 블럭에서 출력되는 클럭 신호에 의해 상기 디지털 제어 발진기로 락 표시 신호를 출력하는 검출부를 포함할 수 있다.
본 발명에 따르면, 간단한 지연회로 및 비교회로를 이용하여 디지털 PLL 에서 락 여부를 검출할 수 있는 디지털 락 검출장치 및 주파수 합성기를 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하겠다.
도 1은, 본 발명의 일실시 형태에 따른 주파수 합성기의 구성도이다.
도 1을 참조하면, 본 실시형태에 따른 주파수 합성기(100)는, 디지털 제어 발진기(DCO : Digitally Controlled Oscillator, 이하 'DCO'라 함)(103), 위상검출기(101), 디지털 루프필터(102), 및 디지털 락 검출장치(104)를 포함할 수 있다.
상기 DCO(103)는, 입력되는 제어비트에 의해 출력되는 주파수가 조절될 수 있다. 상기 DCO에서 출력되는 주파수는 상기 위상 검출기(101), 및 디지털 루프필터(102)를 거쳐 다시 상기 DCO(103)를 제어함으로서 상기 주파수 합성기에서 위상 락 루프(PLL: Phase Locked Loop, 이하 'PLL'이라 함)가 형성될 수 있다. 상기 PLL에서는 원하는 주파수를 얻기 위해 입력해주는 주파수 채널 워드 명령값(Frequency Command Word : FCW)에 의해 PLL 주파수가 설정되며 상기 설정된 PLL 주파수에 락이 걸리도록 PLL 루프가 계속 위상 검출기의 에러를 추적할 수 있다.
본 실시형태에서, 상기 DCO(103)는 LC 공진기를 사용하여 구현되는 LC 공진 DCO 일 수 있다. 상기 LC 공진 DCO 는 LC 공진기의 커패시턴스 미세 변화량을 제어함으로써 발진 주파수를 조절할 수 있다. 상기 LC 공진 DCO 는 커패시터 뱅크로 이루어진 코어스 조정뱅크 및 미세 조정뱅크를 포함할 수 있다. 상기 코어스 조정뱅크 및 미세 조정뱅크는 주파수 해상도가 각각 다르게 구현될 수 있다. 상기 LC 공진 DCO에서, 상기 코어스 조정뱅크는 상기 LC 공진 DCO의 출력 주파수를 원하는 PLL 주파수를 목표로 빠르게 고정시킬때 사용될 수 있다. 상기 코어스 조정뱅크에 의해 목표 PLL 주파수에 근접했을 때 모드 전환신호에 의해서 미세 조정뱅크로 신호가 넘어가게 되며, 이 때 미세조정 뱅크가 사용되어 미세 추적에 의해 목표 PLL 주파수에 락(Lock)이 걸리게 된다. 상기 락 검출장치(104)는 DCO를 코어스 조정뱅크에서 미세조정뱅크로 전환시키는 신호를 발생시킬 수 있다.
상기 위상 검출기(101)는, 상기 DCO(103)의 출력신호를 입력받아 TDC(Time-to_Digital Converter)와 누산기를 사용하여 FCW 값과 DCO의 위상을 누적시키고 비교함으로써 FCW와 DCO 사이의 위상 에러를 발생시킬 수 있다. 이렇게 상기 위상 검출기(101)에서 검출되어 출력된 위상에러신호는 2진 바이너리 형태의 K 비트 디지털 신호로 디지털 루프필터(102)의 입력으로 전달될 수 있다.
상기 디지털 루프필터(102)는 K 비트의 디지털 위상에러신호를 m 비트의 디지털 신호로 스케일다운한 후 상기 DCO 에 제어비트를 출력할 수 있다. 상기 디지털 루프필터의 m 비트 출력신호는 상기 DCO(103)의 코어스 조정뱅크와 미세 조정뱅크를 제어함으로써 위상에러에 상응하는 DCO 주파수를 출력할 수 있다. 이렇게 디지털 위상에러값에 따라서 DCO 주파수를 계속 바꾸게 되면 결국 상기 FCW 값에 의해 설정된 주파수에서 디지털 위상 락 루프는 락이 걸리게 된다.
상기 디지털 락 검출장치(104)는, 상기 디지털 루프필터(102)에서 출력되는제어비트를 입력으로 받아서 상기 DCO를 코어스 조정모드에서 미세 조정모드로 변환시킬 수 있는 락 표시 신호를 출력할 수 있다. 상기 디지털 락 검출장치의 구체적인 형태는 이하에서 설명하겠다.
도 2는, 본 발명의 다른 실시 형태에 따른 디지털 락 검출장치의 구성도이다.
도 2를 참조하면, 본 실시형태에 따른 디지털 락 검출장치(200)는 비교부(210), 지연셀 블럭(220), 및 검출부(230)를 포함할 수 있다.
상기 비교부(210)는, 디지털 루프필터에서 출력되는 복수의 제어비트를 입력받아 상기 루프 필터에서 출력되는 각 비트정보가 포함된 하나의 비트 신호를 출력할 수 있다. 본 실시형태에서, 상기 비교부는 서로 다른 고정 시간을 갖는 상기 복수의 제어비트 신호가 각각 고정되는 시간 및 상기 복수의 출력 비트 신호 모두가 고정되는 시간을 산출하여 출력할 수 있다. 상기 비교부에서 출력되는 한 비트의 출력신호는 상기 루프 필터에서 출력되는 복수의 제어비트들의 락킹 여부에 관한 비트정보가 포함될 수 있다.
상기 지연셀 블럭(220)은, 상기 비교부(210)에서 출력되는 하나의 비트 신호와 상기 하나의 비트 신호를 기 설정된 시간만큼 지연시킨 신호를 결합하여 하나의 클럭 신호를 출력할 수 있다. 본 실시형태에서, 상기 지연셀 블럭(220)은, 상기 비교부(210)에서 출력되는 비트 신호를 기설정된 시간만큼 지연시키는 지연부, 및 상기 비교부에서 출력되는 비트 신호 및 지연부의 출력신호를 논리합(OR) 연산하여 출력하는 연산부를 포함할 수 있다.
상기 검출부(230)는, 상기 지연셀 블럭(220)에서 출력되는 클럭 신호에 의해 상기 DCO로 락 표시신호를 출력할 수 있다. 상기 검출부(230)는, 상기 지연셀 블럭(220)에서 출력되는 클럭 신호가 하이상태에서 로우 상태로 천이되는 시점을 인식하여 상기 시점에 DCO로 출력되는 락 표시신호를 발생시킬 수 있다. 상기 검출부(230)는, 상기 지연셀 블럭(220)에서 출력되는 클럭신호의 상태 변화 시점을 검출하는 래치회로 및 상기 래치회로의 출력에 의해 락 표시 신호를 발생시키는 펄스 발생기를 포함할 수 있다.
도 3은, 본 발명에 따른 디지털 락 검출장치에서 비교부의 일실시 형태에 따른 구성도이다.
도 3을 참조하면, 본 실시형태에 따른 비교부(310)는, 복수개의 지연기(312), 복수개의 비교기(311), 및 연산기(313)를 포함할 수 있다. 상기 도 3과 더불어 도 6, 도 7, 및 도 8을 참조하여 상기 비교부를 상세히 설명하겠다.
상기 복수개의 지연기(312)는 상기 디지털 루프필터에서 출력되는 복수개의 제어비트 각각을 기설정된 시간 만큼 지연시킬 수 있다. 본 실시형태에서는, 디지털 루프필터에서 출력되는 복수개의 제어비트 각각을 기준 주파수의 한 개 클럭만큼 지연시킬 수 있다. 상기 복수개의 지연기는 D-플립플롭으로 구현될 수 있다. 도 6은, 디지털 루프필터에서 출력되는 복수개의 제어비트를 나타낸 것이다. 본 실시예에서, 상기 디지털 루프필터에서 출력되는 제어비트는 8비트일 수 있다. 상기 제 어비트의 개수는 DCO에 구현된 캐패시터 뱅크의 비트수에 따라 달라질 수 있다. 본 실시예에서 기준 주파수를 약 13 MHz 신호를 사용하여 상기 기준 주파수의 한 클럭은 약 0.08μs 로 할 수 있다. 따라서, 도 6에 나타난 제어비트가 상기 지연기를 통과하면, 시간축으로 약 0.08 μs 쉬프트된 비트 신호로 표현될 수 있다.
상기 복수개의 비교기(311)는, 상기 디지털 루프필터에서 출력되는 복수개의 제어비트 신호와 이에 대응하는 상기 복수개의 지연기에 의해 지연된 신호 각각을 입력받아 배타적 논리합(XOR : exclusive OR) 연산 출력할 수 있다. 도 7은 상기 도 6의 제어비트가 상기 지연기 및 비교기를 통과한 후의 출력신호를 나타낼 수 있다. 도 6 및 도 7을 참조하면, 상기 디지털 루프 필터의 제어비트 신호와 상기 제어비트 신호를 기준 주파수의 한 클럭만큼 지연시킨 비트 신호는 서로 하이(High)상태 또는 로우(Low)상태가 겹치거나, 서로 다른 상태일 수 있다. 본 실시형태에서 상기 비교기(311)는 두 개의 입력 신호에 대해 배타적 논리합 연산을 수행하여 출력하므로, 상기 디지털 루프 필터의 제어비트 신호와 상기 제어비트 신호를 기준 주파수의 한 클럭만큼 지연시킨 비트 신호가 서로 다른 상태일 때 하이(High) 상태의 신호를 출력하고, 서로 동일한 상태일 때는 로우(Low) 상태의 신호를 출력할 수 있다.
도 6에서 표시된 디지털 루프필터에서 출력되는 복수개의 제어비트(LF<0> 내지 LF<7>)는, 어느 시간이 되면 일정 값을 유지하게 된다. 즉, 도 6에서 디지털 루프필터의 제어비트는 약 5 μs 이상에서 모두 하이(High) 또는 로우(Low)상태를 유 지할 수 있다. 즉, 약 5 μs 이상에서는 상기 디지털 루프필터가 포함된 PLL 이 락이 걸려 있음을 알 수 있다.
도 7에서, 상기 비교기를 통과한 신호(CP<0> 내지 CP<7>)는 하이 상태와 로우 상태가 반복되다가 어느 시점을 지나면 로우 상태로 유지될 수 있다. 도 7에서 비교기를 통과한 신호가 로우 상태를 유지한다는 것은 디지털 PLL이 락이 걸려있음을 의미할 수 있다. 본 실시예에서, 제1 비트 신호(CP<0>)는 약 4.5μs, 제8 비트 신호(CP<7>)는 약 2 μs 을 지나면 로우 상태를 유지할 수 있다. 상기 비교기를 통과한 비트 신호(CP<0> 내지 CP<7>)에 의해서 복수개의 비트 신호 각각이 락에 걸리는 시간을 산출할 수 있다.
상기 연산기(313)는 상기 복수개의 비교기에서 출력되는 신호들을 논리합(OR) 연산하여 하나의 비트로 출력할 수 있다. 상기 연산기(313)를 통과한 신호에 대해서는 도 8에 나타내었다. 도 8을 참조하면, 상기 연산기(313)를 통과한 신호(CPo)는 약 4 μs 까지 하이상태 및 로우상태의 비트 신호를 불규칙적으로 반복하다가 약 4 μs 이후에는 로우 상태를 유지할 수 있다. 상기 연산기(313)의 출력에 의해 상기 디지털 루프필터에서 출력되는 복수개의 출력 비트가 모두 락이 걸리는 시간(본 실시예에서는 약 4 μs)을 산출할 수 있다.
이처럼, 상기 비교부(310)는 디지털 루프필터에서 출력되는 복수개의 비트 신호를 입력받아 하나의 출력 비트를 출력하게 되며, 상기 하나의 출력비트는 상기 디지털 루프필터에서 출력되는 각 비트의 정보를 포함할 수 있다. 상기 각 비트의 정보는 각 비트 신호가 어느 시점에 락 되어 있는지 여부를 나타내는 정보일 수 있다.
도 4는, 본 발명에 따른 디지털 락 검출장치의 지연셀 블럭의 일실시형태에 따른 구성도이다.
도 4를 참조하면, 본 실시형태에 따른 지연셀 블럭(420)은, 지연부(421) 및 연산부(422)를 포함할 수 있다. 상기 도 4 및 도 9를 참조하여 상기 지연셀 블록에 대해 상세히 설명하겠다.
상기 지연부(421)는, 비교부에서 출력되는 비트 신호(CPo)를 기설정된 시간만큼 지연시킬 수 있다. 본 실시형태에서는 기준 주파수의 한 클럭 만큼 지연시킬 수 있다.
상기 연산부(422)는, 상기 비교부에서 출력되는 비트 신호 및 상기 지연부의 출력신호를 논리합(OR) 연산하여 출력할 수 있다.
본 실시형태에서, 상기 지연부(421)는, 직렬로 연결된 복수개의 지연기를 포함할 수 있다. 상기 복수개의 지연기는 각각 입력되는 신호를 기준 주파수의 한 클럭만큼 지연시킬 수 있다. 이 때, 상기 연산부(422)는, 상기 비교부에서 출력되는 비트 신호 및 상기 복수개의 지연기 각각에서 출력되는 출력신호를 논리합(OR) 연산하여 출력할 수 있다. 본 실시형태에서는, 6개의 지연기를 직렬연결하여 상기 비교부에서 출력되는 비트 신호 및 상기 6개의 지연기 각각에서의 출력신호를 논리합 연산하여 출력할 수 있다. 본 실시형태에서 상기 6개의 지연기는 각각 기준 주파수의 한 클럭씩 지연시킬 수 있다. 따라서, 상기 6개의 지연기를 모두 통과한 신호는 상기 지연부로 입력되는 신호에 비해 약 0.5μs의 지연시간을 가질 수 있다. 본 실시형태에 따른 지연셀 블럭의 출력신호는 도 9에 나타낸 바와 같다.
도 8 및 도 9를 참조하면 상기 지연셀 블럭으로 입력되는 신호(CPo)는 약 4.5μs 까지 하이상태 및 로우상태의 비트 신호를 불규칙적으로 반복하다가 약 4.5 μs 이후에는 로우 상태를 유지할 수 있다. 상기 지연셀 블럭(420)에서 6번 기준클럭만큼 지연시킨 후 이들 각각의 출력을 논리합 연산하면 약 5 μs까지는 하이 상태이고, 약 5 μs이후에는 로우 상태인 클럭신호(DLout)가 출력될 수 있다.
도 5는, 본 발명에 따른 디지털 락 검출장치의 검출부의 일실시형태에 따른 구성도이다.
도 5를 참조하면, 본 실시형태에 따른 검출부(530)는, 래치회로(531) 및 펄스 발생기(532)를 포함할 수 있다.
상기 래치회로(531)는, 상기 지연셀 블럭에서 출력되는 클럭신호의 상태 변화 시점을 검출할 수 있다. 본 실시형태에서 상기 래치회로(531)는 네가티브-에지 트리거드 D-플립플롭(negative-edge triggered D-flip/flop)일 수 있다. 상기 지연셀 블럭에서 출력되는 클럭신호가 상기 래치회로로 입력되며, 상기 클럭신호가 하이(high)상태에서 로우(low)상태로 천이되는 시점에 상기 래치회로(531)의 출력은 로우에서 하이로 바뀌게 된다.
상기 펄스 발생기(532)는, 상기 래치 회로의 출력에 의해 락 표시신호(lock indication signal)를 발생시킬 수 있다. 본 실시형태에서는, 상기 래치회로(531)의 출력이 로우에서 하이로 바뀌면 상기 펄스 발생기(532)는 락 표시신호를 발생시킬 수 있다.
도 10의 (a)에 표시된 신호가 상기 펄스 발생기에서 출력되는 락 표시신호일 수 있다. 상기 락 표시신호는 상기 검출부로 입력되는 신호의 폴링 엣지에 해당하는 시점에 하이상태의 신호가 입력되는 신호일 수 있다. 본 실시형태에서는 약 5 μs에 상기 락 표시신호가 발생될 수 있다.
상기 락 표시신호는 DCO로 입력되어 상기 DCO 의 출력 주파수 해상도를 코어스 조정 뱅크에서 미세 조정 뱅크로 바꿀수 있다. 따라서, 상기 펄스 발생기에서 락 표시신호가 발생된 이후에는 상기 DCO는 출력 주파수에 대한 미세조정을 실시할 수 있다.
도 10의 (b)는, 본 실시형태에 따른 디지털 락 검출장치를 이용한 위상 고정루프에서 출력되는 주파수를 도시한 것이다.
도 10의 (b)를 참조하면, 약 5 μs 를 기준으로 그 이전에는 락 상태가 아니어서 출력 주파수가 시간에 따라 변화하나, 약 5 μs을 지난 이후에는 출력 주파수가 일정값으로 고정되어 락이 걸린 것을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은, 본 발명의 일실시 형태에 따른 디지털 락 검출장치를 이용한 주파수 합성기의 구성도이다.
도 2는, 본 발명의 일실시 형태에 따른 디지털 락 검출장치의 구성도이다.
도 3은, 본 발명에 따른 디지털 락 검출장치에서 비교부의 일실시 형태에 따른 구성도이다.
도 4는, 본 발명에 따른 디지털 락 검출장치의 지연셀 블럭의 일실시형태에 따른 구성도이다.
도 5는, 본 발명에 따른 디지털 락 검출장치의 검출부의 일실시형태에 따른 구성도이다.
도 6, 도 7, 및 도 8은, 각각 본 발명의 일실시예에 따른 디지털 락 검출장치의 비교부에서, 지연기로 입력되는 복수개의 비트신호, 비교기에서 출력되는 복수개의 비트신호 및 연산기에서 출력되는 하나의 비트 신호 그래프이다.
도 9는, 본 발명의 일실시예에 따른 디지털 락 검출장치의 지연셀 블럭에서 출력되는 펄스신호 그래프이다.
도 10의 (a) 및 (b)는 본 발명의 일실시형태에 따른 디지털 락 검출장치를 이용한 주파수 합성기에서 DCO로 입력되는 락 표시신호 및 DCO의 출력신호를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호설명>
210 : 비교부 220 : 지연셀 블럭
230 : 검출부

Claims (13)

  1. 복수개의 제어비트를 입력받으며, 상기 복수개의 제어비트들의 락킹(Locking) 여부에 관한 비트정보가 포함된 하나의 비트 신호로 출력하는 비교부;
    상기 비교부에서 출력되는 하나의 비트 신호와 상기 하나의 비트 신호를 기 설정된 시간만큼 지연시킨 신호를 결합하여 하나의 클럭 신호를 출력하는 지연셀 블럭; 및
    상기 지연셀 블럭에서 출력되는 클럭 신호에 의해 락 표시 신호를 출력하는 검출부
    를 포함하는 디지털 락 검출장치.
  2. 제1항에 있어서,
    상기 비교부는,
    서로 다른 락킹 시간을 갖는 상기 복수의 제어비트 신호가 각각 락킹되는 시간 및 상기 복수의 제어비트 신호 모두가 락킹되는 시간을 산출하여 출력하는 것을 특징으로 하는 디지털 락 검출장치.
  3. 제1항에 있어서,
    상기 비교부는,
    상기 복수개의 제어비트 각각을 기설정된 시간만큼 지연시키는 복수개의 지 연기;
    상기 복수개의 제어비트 신호와 이에 대응하는 상기 복수개의 지연기에 의해 지연된 신호 각각을 입력받아 배타적 논리합(XOR : exclusive OR) 연산 출력하는 복수개의 비교기; 및
    상기 복수개의 비교기에서 출력되는 신호들을 논리합(OR) 연산하여 하나의 비트로 출력하는 연산기
    를 포함하는 것을 특징으로 하는 디지털 락 검출장치.
  4. 제1항에 있어서,
    상기 지연셀 블럭은,
    상기 비교부에서 출력되는 비트 신호를 기설정된 시간만큼 지연시키는 지연부; 및
    상기 비교부에서 출력되는 비트 신호 및 상기 지연부의 출력신호를 논리합(OR) 연산하여 출력하는 연산부
    를 포함하는 것을 특징으로 하는 디지털 락 검출장치.
  5. 제4항에 있어서,
    상기 지연부는, 직렬로 연결된 복수개의 지연기를 포함하며,
    상기 연산부는, 상기 비교부에서 출력되는 비트 신호 및 상기 복수개의 지연기 각각에서 출력되는 출력신호를 논리합(OR) 연산하여 출력하는 것을 특징으로 하 는 디지털 락 검출장치.
  6. 제1항에 있어서,
    상기 검출부는,
    상기 지연셀 블럭에서 출력되는 클럭신호의 상태 변화 시점을 검출하는 래치회로; 및
    상기 래치 회로의 출력에 의해 락 표시신호를 발생시키는 펄스 발생기
    를 포함하는 것을 특징으로 하는 디지털 락 검출장치.
  7. 입력되는 제어비트에 따라 출력 주파수를 조절하는 디지털 제어 발진기;
    상기 디지털 제어 발진기의 출력 신호를 피드백받아 에러신호를 출력하는 위상 검출기;
    상기 위상 검출기에서 출력되는 에러신호에서 고주파수 성분을 제거하고 복수의 제어비트를 상기 디지털 제어 발진기로 출력하는 디지털 루프필터; 및
    상기 디지털 루프필터에서 출력되는 복수의 제어비트를 입력받아, 락 여부를 표시하는 락 표시신호를 상기 디지털 제어 발진기로 출력하는 디지털 락 검출장치
    를 포함하는 주파수 합성기.
  8. 제7항에 있어서,
    상기 디지털 락 검출장치는,
    상기 디지털 루프필터에서 출력되는 복수개의 제어비트를 입력받아 상기 디지털 루프 필터에서 출력되는 복수개의 제어비트들의 락킹 여부에 관한 비트정보가 포함된 하나의 비트 신호로 출력하는 비교부;
    상기 비교부에서 출력되는 하나의 비트 신호와 상기 하나의 비트 신호를 기 설정된 시간만큼 지연시킨 신호를 결합하여 하나의 클럭 신호를 출력하는 지연셀 블럭; 및
    상기 지연셀 블럭에서 출력되는 클럭 신호에 의해 상기 디지털 제어 발진기로 락 표시 신호를 출력하는 검출부
    를 포함하는 것을 특징으로 하는 주파수 합성기.
  9. 제8항에 있어서,
    상기 비교부는,
    서로 다른 락킹 시간을 갖는 상기 복수개의 제어비트 신호가 각각 락킹되는 시간 및 상기 복수의 제어비트 신호 모두가 락킹되는 시간을 산출하여 출력하는 것을 특징으로 하는 주파수 합성기.
  10. 제8항에 있어서,
    상기 비교부는,
    상기 디지털 루프필터에서 출력되는 복수개의 제어비트 각각을 기설정된 시간 만큼 지연시키는 복수개의 지연기;
    상기 디지털 루프필터에서 출력되는 복수개의 제어비트 신호와 이에 대응하는 상기 복수개의 지연기에 의해 지연된 신호 각각을 입력받아 배타적 논리합(XOR : exclusive OR) 연산 출력하는 복수개의 비교기; 및
    상기 복수개의 비교기에서 출력되는 신호들을 논리합(OR) 연산하여 하나의 비트로 출력하는 연산기
    를 포함하는 것을 특징으로 하는 주파수 합성기.
  11. 제8항에 있어서,
    상기 지연셀 블럭은,
    상기 비교부에서 출력되는 비트 신호를 기설정된 시간만큼 지연시키는 지연부; 및
    상기 비교부에서 출력되는 비트 신호 및 상기 지연부의 출력신호를 논리합(OR) 연산하여 출력하는 연산부
    를 포함하는 것을 특징으로 하는 주파수 합성기.
  12. 제11항에 있어서,
    상기 지연부는, 직렬로 연결된 복수개의 지연기를 포함하며,
    상기 연산부는, 상기 비교부에서 출력되는 비트 신호 및 상기 복수개의 지연기 각각에서 출력되는 출력신호를 논리합(OR) 연산하여 출력하는 것을 특징으로 하는 주파수 합성기.
  13. 제8항에 있어서,
    상기 검출부는,
    상기 지연셀 블럭에서 출력되는 클럭신호의 상태 변화 시점을 검출하는 래치회로; 및
    상기 래치 회로의 출력에 의해 락 표시신호를 발생시키는 펄스 발생기
    를 포함하는 것을 특징으로 하는 주파수 합성기.
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