JP5026497B2

JP5026497B2 - デジタルロック検出装置及びこれを含む周波数合成器

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Publication number: JP5026497B2
Application number: JP2009261787A
Authority: JP
Inventors: チャヨルイ; ソンドキム; ムンヤンパク; チョンスキム; ヒュンキュユ
Original assignee: Electronics and Telecommunications Research Institute ETRI
Current assignee: Electronics and Telecommunications Research Institute ETRI
Priority date: 2009-04-24
Filing date: 2009-11-17
Publication date: 2012-09-12
Anticipated expiration: 2029-11-17
Also published as: KR101231743B1; JP2010259039A; KR20100117339A; US20110204944A1; US8013641B1; US7956658B2; US20100271072A1

Description

本発明は、デジタルロック検出装置及びこれを含む周波数合成器に関し、より詳細には、位相ロックループ（ＰＬＬ：ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）から出力される周波数がロック状態であるかの可否を検出することができるデジタルロック検出装置及びこれを含む周波数合成器に関する。

従来は、マルチバンド移動通信用ＲＦ周波数合成器を設計するのに、電荷ポンプＰＬＬ（ＣｈａｒｇｅＰｕｍｐＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）が主に用いられ、この電荷ポンプＰＬＬにはアナログ回路の設計技術が集積されている。従って、アナログ回路とアナログ信号の特性により標準デジタルＣＭＯＳ工程で提供する設計ライブラリのほかに、別途の更なるアナログ／ＲＦライブラリが求められるため、デジタルＣＭＯＳ工程を用いるデジタルベースバンドの信号処理ブロックと共に集積することが困難であった。また、最近、工程技術の発展に伴いデジタルベースバンドの信号処理ブロックが、ナノ級のデジタルＣＭＯＳ工程を用いて開発されている。

従来は、デジタルＰＬＬを用いた周波数合成器は、位相雑音とジッタ特性がよくないため、高品質の位相雑音を求める移動通信用ＲＦ送受信機の局部発振器としては使用できないという問題点があったが、最近になって、デジタルＰＬＬ技術を移動通信用周波数合成器に適用させた完全デジタルＰＬＬ（ＡｌｌＤｉｇｉｔａｌＰＬＬ：ＡＤＰＬＬ）が開発されて使われている。ＡＤＰＬＬは、デジタル制御発振器（ＤＣＯ：ＤｉｇｉｔａｌｌｙＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）を用い、ＤＣＯはＬＣ共振器を用いて具現できるため、位相雑音やジッタ特性に非常に優れる。このようなデジタルＰＬＬでロッキングの可否を速くて、正確に検出しようとするロック検出装置に対する研究が続けられている。

米国特許出願公開第２００４／００００９５６号明細書

本発明は、このような状況に鑑みてなされたもので、その目的とするところは、簡単な遅延回路及び比較回路を用いデジタルＰＬＬでロックの可否を検出することができるデジタルロック検出装置及びこれを用いた周波数合成器を提供することにある。

本発明は、このような目的を達成するためになされたもので、本発明の一側面は、複数の制御ビートの入力を受け、前記複数の制御ビートのロッキング（Ｌｏｃｋｉｎｇ）の可否を通報するビート信号を生成し出力する比較部と、前記ビート信号から複数の遅延信号を生成した後、前記複数の遅延信号と前記ビート信号を結合して１つのクロック信号を出力する遅延セルブロックと、前記クロック信号の遷移時点を検出し、その検出結果を反映するロック表示信号を生成する検出部を含むデジタルロック検出装置を提供することを特徴とする。

また、前記比較部は、異なるロッキング時間を有する前記複数の制御ビート信号が夫々ロックされる時間及び前記複数の制御ビート信号の全てがロックされる時間を算出して前記ビート信号を出力することを特徴とする。

また、前記比較部は、前記複数の制御ビートの夫々を既設定の時間だけ遅延させる複数の遅延器と、前記複数の制御ビートと前記複数の遅延器の出力信号を排他的論理和（ＸＯＲ：ｅｘｃｌｕｓｉｖｅＯＲ）する複数の比較器と、前記複数の比較器の出力信号を論理和（ＯＲ）し、前記ビート信号を生成する演算器を含むことを特徴とする。

また、前記遅延セルブロックは、前記ビート信号から前記複数の遅延信号を生成する遅延部と、前記ビート信号と前記遅延部により生成された複数の遅延信号を論理和（ＯＲ）して出力する演算部を含むことを特徴とする。

また、前記遅延部は、直列に連結された複数の遅延器を備え、前記複数の遅延器を通じて前記複数の遅延信号を生成し、前記演算部は、前記複数の遅延器を通じて生成される複数の遅延信号と前記ビート信号を論理和（ＯＲ）して出力することを特徴とする。

また、前記検出部は、前記遅延セルブロックから出力されるクロック信号の状態変化時点を検出するラッチ回路と、前記ラッチ回路の出力に応答し、ロック表示信号を発生させるパルス発生器を含むことを特徴とする。

また、本発明の他の一側面は、ロック表示信号に応答し、周波数調整モードを選択し、複数の制御ビートに応答し、出力信号の周波数を調整するデジタル制御発振器と、前記デジタル制御発振器の出力信号のフィードバックを受けてエラー信号を出力する位相検出器と、前記エラー信号から前記複数の制御ビートを生成するデジタルループフィルターと、前記複数の制御ビートを受信し、前記出力信号が目標周波数でロッキングされたか否かを通報するロック表示信号を生成し、前記デジタル制御発振器に伝送する検出部を含む周波数合成器を提供することを特徴とする。

また、前記デジタルロック検出装置は、前記デジタルループフィルターから提供される複数の制御ビートの入力を受け、前記複数の制御ビートのロッキングの可否を通報するビート信号を生成し出力する比較部と、前記ビート信号から複数の遅延信号を生成した後、前記複数の遅延信号と前記ビート信号を結合して１つのクロック信号を出力する遅延セルブロックと、前記クロック信号の遷移時点を検出し、その検出結果を反映するロック表示信号を生成し、前記デジタル制御発振器に伝送する検出部を含むことを特徴とする。

本発明によれば、簡単な遅延回路及び比較回路を用いてデジタルＰＬＬにおいてロックの可否を検出することができるデジタルロック検出装置及び周波数合成器を得ることができる。

本発明の一実施形態によるデジタルロック検出装置を用いた周波数合成器の構成図である。本発明の一実施形態によるデジタルロック検出装置の構成図である。本発明によるデジタルロック検出装置における比較部の一実施形態による構成図である。本発明によるデジタルロック検出装置の遅延セルブロックの一実施形態による構成図である。本発明によるデジタルロック検出装置の検出部の一実施形態による構成図である。本発明の一実施例によるデジタルロック検出装置の遅延器に入力される複数の制御ビートグラフを示す図である。本発明の一実施例によるデジタルロック検出装置の比較器から出力される複数の制御ビートグラフを示す図である。本発明の一実施例によるデジタルロック検出装置の演算器から出力される１つの制御ビートグラフを示す図である。本発明の一実施例によるデジタルロック検出装置の遅延セルブロックから出力されるパルス信号グラフを示す図である。（ａ）及び（ｂ）は、本発明の一実施形態によるデジタルロック検出装置を用いた周波数合成器においてＤＣＯに入力されるロック表示信号及びＤＣＯの出力信号をグラフに示す図である。

以下、図面を参照して本発明の実施形態について説明する。
図１は、本発明の一実施形態によるデジタルロック検出装置を用いた周波数合成器の構成図である。図１を参照すると、本実施形態による周波数合成器１００は、デジタル制御発振器（ＤＣＯ：ＤｉｇｉｔａｌｌｙＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ、以下‘ＤＣＯ’とする）１０３と、位相検出器１０１と、デジタルループフィルター１０２と、デジタルロック検出装置１０４とを含むことができる。

ＤＣＯ１０３は、入力される制御ビートにより出力される周波数が調節されることができる。ＤＣＯから出力される周波数は位相検出器１０１及びデジタルループフィルター１０２を経て、再びＤＣＯ１０３を制御することで、周波数合成器で位相ロックループ（ＰＬＬ：ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ、以下‘ＰＬＬ’とする）が形成されることができる。ＰＬＬでは、所望の周波数を得るために入力する周波数チャンネルワード命令値（ＦｒｅｑｕｅｎｃｙＣｏｍｍａｎｄＷｏｒｄ：ＦＣＷ）によりＰＬＬ周波数が設定され、設定されたＰＬＬ周波数にロックがかかるように、ＰＬＬループが続けて位相検出器のエラーを追跡することができる。

本実施形態において、ＤＣＯ１０３は、ＬＣ共振器を用いて具現されるＬＣ共振ＤＣＯであることができる。ＬＣ共振ＤＣＯは、ＬＣ共振器のキャパシタンスの微細変化量を制御することで、発振周波数を調節することができる。ＬＣ共振ＤＣＯは、キャパシタバンクから成るコース調整バンク及び微細調整バンクを含むことができる。コース調整バンク及び微細調整バンクは、周波数解像度が夫々異なるように具現されることができる。ＬＣ共振ＤＣＯにおいて、コース調整バンクは、ＬＣ共振ＤＣＯの出力周波数を所望のＰＬＬ周波数を目標に速く固定させるときに用いることができる。コース調整バンクにより目標ＰＬＬ周波数に近接したとき、モード転換信号によって微細調整バンクに信号が移る。この際、微細調整バンクが用いられ微細追跡により目標ＰＬＬ周波数にロック（Ｌｏｃｋ）がかかる。ロック検出装置１０４は、ＤＣＯをコース調整バンクから微細調整バンクに転換させる信号を発生させることができる。

位相検出器１０１は、ＤＣＯ１０３の出力信号の入力を受けＴＤＣ（Ｔｉｍｅ−ｔｏ＿ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）と累算器を用いてＦＣＷ値とＤＣＯの位相を累積させて比較することで、ＦＣＷとＤＣＯの間の位相エラーを発生させることができる。このように位相検出器１０１で検出され出力された位相エラー信号は、２進バイナリ形態のＫビートデジタル信号でデジタルループフィルター１０２の入力として伝達することができる。

デジタルループフィルター１０２は、Ｋビートのデジタル位相エラー信号をｍビートのデジタル信号にスケールダウンした後、ＤＣＯに制御ビートを出力することができる。デジタルループフィルターのｍビート出力信号は、ＤＣＯ１０３のコース調整バンクと微細調整バンクを制御することで、位相エラーに相応するＤＣＯ周波数を出力することができる。このようにデジタル位相エラー値に従ってＤＣＯ周波数を変え続けると、結局、ＦＣＷ値により設定された周波数でデジタル位相ロックループはロックがかかるようになる。

デジタルロック検出装置１０４は、デジタルループフィルター１０２から出力される制御ビートの入力を受け、ＤＣＯ１０３の出力周波数が目標ＰＬＬ周波数でロッキングされたか否かを通報するロック表示信号を生成した後、これをＤＣＯ１０３に提供する。即ち、デジタルロック検出装置１０４は、ＤＣＯ１０３の周波数調整モードをコース調整モードから微細調整モードに変換させることができるロック表示信号を生成することができる。

次に、デジタルロック検出装置の具体的な形態について以下に説明する。
図２は、本発明の一実施形態によるデジタルロック検出装置の構成図である。図２を参照すると、本実施形態によるデジタルロック検出装置２００は、比較部２１０と、遅延セルブロック２２０と、検出部２３０とを含むことができる。

比較部２１０は、デジタルループフィルター１０２から出力される複数の制御ビートの入力を受け、ループフィルターから出力される各ビート情報が含まれた１つのビート信号を出力することができる。本実施形態において、比較部は、異なる固定時間を有する複数の制御ビート信号が夫々固定される時間及び複数の出力ビート信号の全てが固定される時間を算出し出力することができる。比較部から出力される１つのビートの出力信号は、ループフィルターから出力される複数の制御ビートのロッキングの可否に関するビート情報が含まれることができる。

遅延セルブロック２２０は、比較部２１０から出力される１つのビート信号と１つのビート信号を既設定の時間だけ遅延させた信号を結合して１つのクロック信号を出力することができる。本実施形態において、遅延セルブロック２２０は、比較部２１０から出力されるビート信号を既設定の時間だけ遅延させる遅延部及び比較部から出力されるビート信号及び遅延部の出力信号を論理和（ＯＲ）演算して出力する演算部を含むことができる。

検出部２３０は、遅延セルブロック２２０から出力されるクロック信号によりＤＣＯにロック表示信号を出力することができる。検出部２３０は、遅延セルブロック２２０から出力されるクロック信号がハイ状態からロウ状態に遷移される時点を認識し、時点にＤＣＯに出力されるロック表示信号を発生させることができる。検出部２３０は、遅延セルブロック２２０から出力されるクロック信号の状態変化時点を検出するラッチ回路及びこのラッチ回路の出力によりロック表示信号を発生させるパルス発生器を含むことができる。

図３は、本発明によるデジタルロック検出装置における比較部の一実施形態による構成図である。図３を参照すると、本実施形態による比較部３１０は、複数の遅延器３１２と、複数の比較器３１１と、演算器３１３とを含むことができる。図３と共に図６、図７及び図８を参照して比較部３１０について詳細に説明する。

複数の遅延器３１２は、デジタルループフィルターから出力される複数の制御ビートの夫々を既設定の時間だけ遅延させることができる。本実施形態では、デジタルループフィルターから出力される複数の制御ビートの夫々を基準周波数の１つのクロックだけ遅延させることができる。複数の遅延器は、Ｄ-フリップフロップで具現されることができる。図６は、デジタルループフィルターから出力される複数の制御ビートを示す図である。本発明の一実施例によるデジタルロック検出装置の遅延器に入力される複数のビート信号グラフを示している。本実施例において、デジタルループフィルターから出力される制御ビートは、８ビートであることができる。制御ビートの個数は、ＤＣＯに具現されたキャパシタバンクのビート数により異なることができる。本実施例において、基準周波数を、約１３ＭＨｚ信号を使用し、基準周波数の１つのクロックは、約０．０８μsとすることができる。従って、図６に示した制御ビートが遅延器を通過すると、時間軸を基準に約０．０８μsシフトされたビート信号で表現されることができる。

複数の比較器３１１は、デジタルループフィルターから出力される複数の制御ビート信号と、これに対応する複数の遅延器により遅延された信号の夫々の入力を受けて排他的論理和（ＸＯＲ：ｅｘｃｌｕｓｉｖｅＯＲ）演算して出力することができる。図７は、図６の制御ビートが遅延器及び比較器を通過した後の出力信号を示す図である。図６及び図７を参照すると、デジタルループフィルターの制御ビート信号と制御ビート信号を基準周波数の１つのクロックだけ遅延させたビート信号は、互いがハイ（Ｈｉｇｈ）状態またはロウ（Ｌｏｗ）状態が重なるか、または異なる状態であることができる。本実施形態において、比較器３１１は２つの入力信号に対して排他的論理和演算を行って出力するため、デジタルループフィルターの制御ビート信号と制御ビート信号を基準周波数の１つのクロックだけ遅延させたビート信号が異なる状態の場合はハイ状態の信号を出力し、同じ状態の場合はロウ状態の信号を出力することができる。

図６で表示されたデジタルループフィルターから出力される複数の制御ビート（ＬＦ＜０＞乃至ＬＦ＜７＞）は、ある時間になると一定値を保持するようになる。即ち、図６において、デジタルループフィルターの制御ビートは、約５μs以上で全てハイまたはロウ状態を保持することができる。即ち、約５μs以上ではデジタルループフィルターが含まれたＰＬＬが、ロックがかかっていることが分かる。

図７において、比較器を通過した信号（ＣＰ＜０＞乃至ＣＰ＜７＞）は、ハイ状態とロウ状態が繰り返され、ある時点を過ぎると、ロウ状態に保持されることができる。図７において比較器を通過した信号がロウ状態を保持するということは、デジタルＰＬＬが、ロックがかかっていることを意味することがある。本実施例において、第１ビート信号（ＣＰ＜０＞）は約４．５μs、第８ビート信号（ＣＰ＜７＞）は約２μsを過ぎるとロウ状態を保持することができる。比較器を通過したビート信号（ＣＰ＜０＞乃至ＣＰ＜７＞）によって複数のビート信号の夫々が、ロックがかかる時間を算出することができる。

演算器３１３は、複数の比較器から出力される信号を論理和（ＯＲ）演算し、１つのビートで出力することができる。演算器３１３を通過した信号に対しては図８に示した。図８を参照すると、演算器３１３を通過した信号（ＣＰｏ）は、約４μsまでハイ状態及びロウ状態のビート信号を不規則に繰り返し、約４μs以後にはロウ状態を保持することができる。演算器３１３の出力によりデジタルループフィルターから出力される複数の出力ビートの全てが、ロックがかかる時間（本実施例では約４μs）を算出することができる。

このように、比較部３１０は、デジタルループフィルターから出力される複数のビート信号の入力を受けて１つの出力ビートを出力するようになり、１つの出力ビートは、前記デジタルループフィルターから出力される各ビートの情報を含むことができる。各ビートの情報は、各ビート信号がある時点にロックされているかを示す情報であることができる。

図４は、本発明によるデジタルロック検出装置の遅延セルブロックの一実施形態による構成図である。図４を参照すると、本実施形態による遅延セルブロック４２０は、遅延部４２１と、演算部４２２とを含むことができる。図４及び図９を参照して遅延セルブロックについて詳細に説明する。

遅延部４２１は、比較部から出力されるビート信号（ＣＰｏ）を既設定の時間だけ遅延させることができる。本実施形態では基準周波数の１つのクロックだけ遅延させることができる。

演算部４２２は、比較部から出力されるビート信号及び遅延部の出力信号を論理和（ＯＲ）演算して出力することができる。

本実施形態において、遅延部４２１は直列に連結された複数の遅延器を含むことができる。複数の遅延器は、夫々入力される信号を基準周波数の１つのクロックだけ遅延させることができる。この際、演算部４２２は、比較部から出力されるビート信号及び複数の遅延器の夫々から出力される出力信号を論理和（ＯＲ）演算して出力することができる。本実施形態では、６個の遅延器を直列に連結し、比較部から出力されるビート信号及び６個の遅延器の夫々における出力信号を論理和演算して出力することができる。本実施形態において、６個の遅延器は、夫々基準周波数の１つのクロックずつ遅延させることができる。従って、６個の遅延器を全て通過した信号は、遅延部に入力される信号に比べて約０．５μsの遅延時間を有することができる。本実施形態による遅延セルブロックの出力信号は図９に示したのと同様である。

図８及び図９を参照すると、遅延セルブロックに入力される信号（ＣＰｏ）は、約４．５μsまでハイ状態及びロウ状態のビート信号を不規則に繰り返し、約４．５μs以後にはロウ状態を保持することができる。遅延セルブロック４２０で６番の基準クロックだけ遅延させた後、これら夫々の出力を論理和演算すると、約５μsまではハイ状態であり、約５μs以後にはロウ状態のクロック信号（ＤＬｏｕｔ）が出力されることができる。

図５は、本発明によるデジタルロック検出装置の検出部の一実施形態による構成図である。図５を参照すると、本実施形態による検出部５３０は、ラッチ回路５３１と、パルス発生器５３２とを含むことができる。

ラッチ回路５３１は、遅延セルブロックから出力されるクロック信号の状態変化時点を検出することができる。本実施形態において、ラッチ回路５３１は、ネガティブーエッジトリガードＤ−フリップフロップ（ｎｅｇａｔｉｖｅ−ｅｄｇｅｔｒｉｇｇｅｒｅｄＤ−ｆｌｉｐ／ｆｌｏｐ）であることができる。遅延セルブロックから出力されるクロック信号がラッチ回路に入力され、クロック信号がハイ状態からロウ状態に遷移される時点で、ラッチ回路５３１の出力は、ロウからハイに変わる。

パルス発生器５３２は、ラッチ回路の出力によりロック表示信号（ｌｏｃｋｉｎｄｉｃａｔｉｏｎｓｉｇｎａｌ）を発生させることができる。本実施形態では、ラッチ回路５３１の出力がロウからハイに変わるとパルス発生器５３２はロック表示信号を発生させることができる。

図１０（ａ），（ｂ）は、本発明の一実施形態によるデジタルロック検出装置を用いた周波数合成器においてＤＣＯに入力されるロック表示信号及びＤＣＯの出力信号をグラフに示す図である。

図１０（ａ）に表示された信号が、パルス発生器から出力されるロック表示信号であることができる。ロック表示信号は、検出部に入力される信号のフォーリングエッジに該当する時点で、ハイ状態の信号が入力される信号であることができる。本実施形態では、約５μsでロック表示信号が発生されることができる。

ロック表示信号はＤＣＯに入力され、ＤＣＯの出力周波数解像度をコース調整バンクから微細調整バンクに変えることができる。従って、パルス発生器でロック表示信号が発生された後には、ＤＣＯは出力周波数に対する微細調整を行うことができる。

図１０（ｂ）は、本実施形態によるデジタルロック検出装置を用いた位相固定ループから出力される周波数を示した図である。図１０（ｂ）を参照すると、約５μsを基準に、その前にはロック状態ではなく、出力周波数が時間に従って変化するが、約５μsを過ぎてからは出力周波数が一定値に固定されてロックがかかっていることが分かる。

本発明は、上述した実施形態及び添付の図面により限定されるものではなく、添付の請求の範囲により限定される。従って、請求の範囲に記載の本発明の技術的思想を外れない範囲内で該技術分野の通常の知識を有する者により多様な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属する。

２１０比較部
２２０遅延セルブロック
２３０検出部

Claims

複数の制御ビートの入力を受け、前記複数の制御ビートのロッキング（Ｌｏｃｋｉｎｇ）の可否を通報するビート信号を生成し出力する比較部と、
前記ビート信号から複数の遅延信号を生成した後、前記複数の遅延信号と前記ビート信号を結合して１つのクロック信号を出力する遅延セルブロックと、
前記クロック信号の遷移時点を検出し、その検出結果を反映するロック表示信号を生成する検出部と
を含み、前記比較部は、
異なるロッキング時間を有する前記複数の制御ビート信号が夫々ロックされる時間及び前記複数の制御ビート信号の全てがロックされる時間を算出して前記ビート信号を出力することを特徴とするデジタルロック検出装置。
複数の制御ビートの入力を受け、前記複数の制御ビートのロッキング（Ｌｏｃｋｉｎｇ）の可否を通報するビート信号を生成し出力する比較部と、
前記ビート信号から複数の遅延信号を生成した後、前記複数の遅延信号と前記ビート信号を結合して１つのクロック信号を出力する遅延セルブロックと、
前記クロック信号の遷移時点を検出し、その検出結果を反映するロック表示信号を生成する検出部と
を含み、前記比較部は、
前記複数の制御ビートの夫々を既設定の時間だけ遅延させる複数の遅延器と、
前記複数の制御ビートと前記複数の遅延器の出力信号を排他的論理和（ＸＯＲ：ｅｘｃｌｕｓｉｖｅＯＲ）する複数の比較器と、
前記複数の比較器の出力信号を論理和（ＯＲ）し、前記ビート信号を生成する演算器と
を含むことを特徴とするデジタルロック検出装置。
前記遅延セルブロックは、
前記ビート信号から前記複数の遅延信号を生成する遅延部と、
前記ビート信号と前記遅延部により生成された複数の遅延信号を論理和（ＯＲ）して出力する演算部と
を含むことを特徴とする請求項１又は２に記載のデジタルロック検出装置。
前記遅延部は、直列に連結された複数の遅延器を備え、前記複数の遅延器を通じて前記複数の遅延信号を生成し、
前記演算部は、前記複数の遅延器を通じて生成される複数の遅延信号と前記ビート信号を論理和（ＯＲ）して出力することを特徴とする請求項３に記載のデジタルロック検出装置。
前記検出部は、
前記遅延セルブロックから出力されるクロック信号の状態変化時点を検出するラッチ回路と、
前記ラッチ回路の出力に応答し、ロック表示信号を発生させるパルス発生器と
を含むことを特徴とする請求項１又は２に記載のデジタルロック検出装置。
複数の制御ビートに応答し、出力信号の周波数を調節するデジタル制御発振器と、
前記デジタル制御発振器の出力信号のフィードバックを受けてエラー信号を出力する位相検出器と、
前記エラー信号から前記複数の制御ビートを生成するデジタルループフィルターと、
前記複数の制御ビートを受信し、前記出力信号が目標周波数でロッキングされたか否かを通報するロック表示信号を生成するデジタルロック検出装置と
を含み、前記デジタルロック検出装置は、
前記デジタルループフィルターから提供される複数の制御ビートの入力を受け、前記複数の制御ビートのロッキングの可否を通報するビート信号を生成し出力する比較部と、
前記ビート信号から複数の遅延信号を生成した後、前記複数の遅延信号と前記ビート信号を結合して１つのクロック信号を出力する遅延セルブロックと、
前記クロック信号の遷移時点を検出し、その検出結果を反映するロック表示信号を生成し、前記デジタル制御発振器に伝送する検出部と
を含み、前記比較部は、
異なるロッキング時間を有する前記複数の制御ビート信号が夫々ロックされる時間及び前記複数の制御ビート信号の全てがロックされる時間を算出して前記ビート信号を出力することを特徴とする周波数合成器。
複数の制御ビートに応答し、出力信号の周波数を調節するデジタル制御発振器と、
前記デジタル制御発振器の出力信号のフィードバックを受けてエラー信号を出力する位相検出器と、
前記エラー信号から前記複数の制御ビートを生成するデジタルループフィルターと、
前記複数の制御ビートを受信し、前記出力信号が目標周波数でロッキングされたか否かを通報するロック表示信号を生成するデジタルロック検出装置と
を含み、前記デジタルロック検出装置は、
前記デジタルループフィルターから提供される複数の制御ビートの入力を受け、前記複数の制御ビートのロッキングの可否を通報するビート信号を生成し出力する比較部と、
前記ビート信号から複数の遅延信号を生成した後、前記複数の遅延信号と前記ビート信号を結合して１つのクロック信号を出力する遅延セルブロックと、
前記クロック信号の遷移時点を検出し、その検出結果を反映するロック表示信号を生成し、前記デジタル制御発振器に伝送する検出部と
を含み、前記比較部は、
前記複数の制御ビートの夫々を既設定の時間だけ遅延させる複数の遅延器と、
前記複数の制御ビートと前記複数の遅延器の出力信号を排他的論理和（ＸＯＲ：ｅｘｃｌｕｓｉｖｅＯＲ）する複数の比較器と、
前記複数の比較器の出力信号を論理和（ＯＲ）し、前記ビート信号を生成する演算器と
を含むことを特徴とする周波数合成器。
前記遅延セルブロックは、
前記ビート信号から前記複数の遅延信号を生成する遅延部と、
前記ビート信号と前記遅延部により生成された複数の遅延信号を論理和（ＯＲ）して出力する演算部と
を含むことを特徴とする請求項６又は７に記載の周波数合成器。
前記遅延部は、直列に連結された複数の遅延器を備え、前記複数の遅延器を通じて前記複数の遅延信号を生成し、
前記演算部は、前記複数の遅延器を通じて生成される複数の遅延信号と前記ビート信号を論理和（ＯＲ）して出力することを特徴とする請求項８に記載の周波数合成器。
前記検出部は、
前記遅延セルブロックから出力されるクロック信号の状態変化時点を検出するラッチ回路と、
前記ラッチ回路の出力に応答し、ロック表示信号を発生させるパルス発生器と
を含むことを特徴とする請求項６又は７に記載の周波数合成器。