JPH02272914A - Ｐｌｌ周波数シンセサイザの引き込み方法 - Google Patents
Ｐｌｌ周波数シンセサイザの引き込み方法Info
- Publication number
- JPH02272914A JPH02272914A JP1092881A JP9288189A JPH02272914A JP H02272914 A JPH02272914 A JP H02272914A JP 1092881 A JP1092881 A JP 1092881A JP 9288189 A JP9288189 A JP 9288189A JP H02272914 A JPH02272914 A JP H02272914A
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- Japan
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- pll
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- division ratio
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Links
- 238000000034 method Methods 0.000 title claims description 8
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 239000000284 extract Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は広い周波数範囲の出力を必要とするＰＬＬ周波
数７ンセサイザに係り、特に小形化のためのＬＳＩ化に
好適なＰＬＬ周波数シンセサイザの引き込み方法に関す
る。
数７ンセサイザに係り、特に小形化のためのＬＳＩ化に
好適なＰＬＬ周波数シンセサイザの引き込み方法に関す
る。
従来のＰＬＬ周波数シンセサイザの引き込み方法の一例
を第２図によυ説明する。図に於いて位相比較器２、ル
ープフィルタ３、電圧制御発振器４、可変分周器５によ
、１ＤＰＬＬ周波数シンセサイザを構成しており、１は
基準信号入力、２は可変分周器５の分周比を決定するチ
ャネルデータ入力、９はＰＬＬ周波数シンセサイザの信
号出力である〇これに、ＰＬＬが非同期時に強制的に同
期引き込みを達成するための回路としてＰＬＬが同期し
ているか否かを検出する同期検出器６、ＰＬＬが非同期
時に電圧制御発振器４を掃引させるための低周波発掘器
１１、ループフィルタ乙の出力と低周波発振器１１の出
力を加算して′電圧制御発振器４に制御電圧を印加する
加算器１０とから構成される装置 なお、この種の装置として関連するものには、例えば、
特開昭６０−１’２０６２０号が挙げられる。
を第２図によυ説明する。図に於いて位相比較器２、ル
ープフィルタ３、電圧制御発振器４、可変分周器５によ
、１ＤＰＬＬ周波数シンセサイザを構成しており、１は
基準信号入力、２は可変分周器５の分周比を決定するチ
ャネルデータ入力、９はＰＬＬ周波数シンセサイザの信
号出力である〇これに、ＰＬＬが非同期時に強制的に同
期引き込みを達成するための回路としてＰＬＬが同期し
ているか否かを検出する同期検出器６、ＰＬＬが非同期
時に電圧制御発振器４を掃引させるための低周波発掘器
１１、ループフィルタ乙の出力と低周波発振器１１の出
力を加算して′電圧制御発振器４に制御電圧を印加する
加算器１０とから構成される装置 なお、この種の装置として関連するものには、例えば、
特開昭６０−１’２０６２０号が挙げられる。
上記従来技術は、Ｐ Ｌ Ｌｌ波数シンセサイザの小形
化を目的とした回路のＬＳＩ化の点について配慮がなさ
れていなかった。それは、ＰＬＬが非同期時に強制的に
同期引き込みを達成するための回路である低周波発振器
１１及び加算器１０が、ＬＳＩ化に不向きであるアナロ
グ回路で構成しなければならないという問題である〇 本発明の目的はＰＬＬが非同期時に強制的に同期引き込
みを達成するだめの回路をＬＳＩ化に適したディジタル
回路により構成することにある。
化を目的とした回路のＬＳＩ化の点について配慮がなさ
れていなかった。それは、ＰＬＬが非同期時に強制的に
同期引き込みを達成するための回路である低周波発振器
１１及び加算器１０が、ＬＳＩ化に不向きであるアナロ
グ回路で構成しなければならないという問題である〇 本発明の目的はＰＬＬが非同期時に強制的に同期引き込
みを達成するだめの回路をＬＳＩ化に適したディジタル
回路により構成することにある。
上記目的は、ＰＬＬが同期状態か否かのデータと設定チ
ャネルデータとにより可変分周器の分周比を決定する分
周比制御回路を設けることにより達成される。
ャネルデータとにより可変分周器の分周比を決定する分
周比制御回路を設けることにより達成される。
分周比制御回路はＰＬＬが同期状態か否かのデータ（同
期検出器出力）と設定チャネルデータとによ）可変分周
器の分周比を制御する。もし、なんらかの理由によｆｉ
ＰＬＬが非同期状態となった場合、分周比制御回路は可
変分周器の分周比を最小から最大まで順次切換えていく
。その時の可変分周器の出力信号は電圧制御発振器をス
デップ的に掃引した時と同様なものが得られる。よって
そのステップ幅がＰＬＬのキャプチャレンジ以内であれ
ば可変分周器の分周比を）＠次切換えていく過程に於い
て、ある分周比でＰＬＬの強制同期引き込みを達成し、
さらにチャネルデータ入力より設定された分周此迄切換
えて行けば所望の出力信号を得ることができる。
期検出器出力）と設定チャネルデータとによ）可変分周
器の分周比を制御する。もし、なんらかの理由によｆｉ
ＰＬＬが非同期状態となった場合、分周比制御回路は可
変分周器の分周比を最小から最大まで順次切換えていく
。その時の可変分周器の出力信号は電圧制御発振器をス
デップ的に掃引した時と同様なものが得られる。よって
そのステップ幅がＰＬＬのキャプチャレンジ以内であれ
ば可変分周器の分周比を）＠次切換えていく過程に於い
て、ある分周比でＰＬＬの強制同期引き込みを達成し、
さらにチャネルデータ入力より設定された分周此迄切換
えて行けば所望の出力信号を得ることができる。
以下、本発明の一実施例を第１図により説明する。第１
図は本発明の引き込み方法を採用し九ＰＬＬ周波数シン
セサイザのブロック図である０位相比較器２、ループフ
ィルタ６、電圧制御発振器４、可変分周器５によ、１ｌ
）ＰＬＬ周波数シンセサイザを構成しておシ、これにＰ
ＬＬが非同期時に強制的に同期引き込みを達成するため
の同期検出器６、分周比制御回路８が付加されている。
図は本発明の引き込み方法を採用し九ＰＬＬ周波数シン
セサイザのブロック図である０位相比較器２、ループフ
ィルタ６、電圧制御発振器４、可変分周器５によ、１ｌ
）ＰＬＬ周波数シンセサイザを構成しておシ、これにＰ
ＬＬが非同期時に強制的に同期引き込みを達成するため
の同期検出器６、分周比制御回路８が付加されている。
ここで、分周比制御回路８の動作について説明する。ま
ず、なんらかの理由によｐＰＬＬが非同期状態となった
場合に同期検出器によｆｉＰＬＬ非同期という情報が入
力されるすると分周比制御回路８は可変分周器５０分周
比を最小から最大迄の範囲で順次切換えて行く。その過
程に於いて、ある分周比でＰＬＬの強制引き込みを達成
する。しかし、その分周比がチャネルデータ入カフより
の分周比に一致するとは限らない。そのためチャネルデ
ータ入カフの分周比に一致する迄さらに分周比を順次切
換えて行きチャネルデータ入力より設定された所望の信
号出力９を得ることができる。
ず、なんらかの理由によｐＰＬＬが非同期状態となった
場合に同期検出器によｆｉＰＬＬ非同期という情報が入
力されるすると分周比制御回路８は可変分周器５０分周
比を最小から最大迄の範囲で順次切換えて行く。その過
程に於いて、ある分周比でＰＬＬの強制引き込みを達成
する。しかし、その分周比がチャネルデータ入カフより
の分周比に一致するとは限らない。そのためチャネルデ
ータ入カフの分周比に一致する迄さらに分周比を順次切
換えて行きチャネルデータ入力より設定された所望の信
号出力９を得ることができる。
この分周比制御回路８の回路構成例を第６図に示す。分
周比制御回路８は基準信号１を分周し可変分周器５の分
周比を設定する分周器１２、設定された分周比とチャネ
ルデータ入カフが一致しているか比較する比較器１５、
比較器１５の出力とＰＬＬの同期検出器６との論理積を
とシ分周器１２のイネーブル信号１４を出力するＮＡＮ
Ｄゲート１６よ多構成されている。この機能はマイクロ
コンビエータを使用しても簡単に達成できる。
周比制御回路８は基準信号１を分周し可変分周器５の分
周比を設定する分周器１２、設定された分周比とチャネ
ルデータ入カフが一致しているか比較する比較器１５、
比較器１５の出力とＰＬＬの同期検出器６との論理積を
とシ分周器１２のイネーブル信号１４を出力するＮＡＮ
Ｄゲート１６よ多構成されている。この機能はマイクロ
コンビエータを使用しても簡単に達成できる。
なお、可変分周器５は、電圧制御発振器４が出力し得る
周波数範囲に於いてＰＬＬが同期引き込み可能な値の分
周比が設定できること。また、分周比を順次切換えた時
の可変分周器５の出力信号周波数のステップ幅は、ＰＬ
Ｌのキャプチャレンジ以内でなければならない。
周波数範囲に於いてＰＬＬが同期引き込み可能な値の分
周比が設定できること。また、分周比を順次切換えた時
の可変分周器５の出力信号周波数のステップ幅は、ＰＬ
Ｌのキャプチャレンジ以内でなければならない。
以上、本実施例によればＰＬＬが非同期時に強制的に同
期引き込みを達成するだめの回路をＬＳＩ化に好適なデ
ィジタル回路によ多構成でき、装置の小形化を可能にし
た。
期引き込みを達成するだめの回路をＬＳＩ化に好適なデ
ィジタル回路によ多構成でき、装置の小形化を可能にし
た。
本発明によれば、ＰＬＬを強制的に同期引き込みを達成
するための回路をＬＳＩ化に好適なディジタル回路で構
成できるため、装置を小形化できるという効果がある。
するための回路をＬＳＩ化に好適なディジタル回路で構
成できるため、装置を小形化できるという効果がある。
第１図は本発明の一実施例のＰＬＬ周波数シンセサイザ
のブロック図、第２図は従来の強制引き込み方法を採用
したＰＬＬ周波数シンセサイザのブロック図、第３図は
分周比制御回路の一構成例を示すブロック図である。 １・・・基準信号入力、２・・・位相比較器、３・・・
ループフィルタ、４・・・電圧制御発振器、５・・・可
変分周器、６・・・同期検出器、７・・・チャネルデー
タ入力、８・・・分周比制御回路、９・・・信号出力、
１０・・・加算器、１１・・・低周波発振器、１２・・
・分周器、１３・・・ＮＡＮＤゲート、１４・・・イネ
ーブル信号、１５・・・比較器。 ３Ｌ７［
のブロック図、第２図は従来の強制引き込み方法を採用
したＰＬＬ周波数シンセサイザのブロック図、第３図は
分周比制御回路の一構成例を示すブロック図である。 １・・・基準信号入力、２・・・位相比較器、３・・・
ループフィルタ、４・・・電圧制御発振器、５・・・可
変分周器、６・・・同期検出器、７・・・チャネルデー
タ入力、８・・・分周比制御回路、９・・・信号出力、
１０・・・加算器、１１・・・低周波発振器、１２・・
・分周器、１３・・・ＮＡＮＤゲート、１４・・・イネ
ーブル信号、１５・・・比較器。 ３Ｌ７［
Claims (1)
- １、電圧制御発振器と、該電圧制御発振器の出力を分周
する可変分周器と、該可変分周器の出力と入力の基準信
号との位相差に対応する電圧を出力する位相比較器と、
該位相比較器出力の直流成分を抽出して前記電圧制御発
振器に印加するループフィルタとを備えるＰＬＬ周波数
シンセサイザに於いて、ＰＬＬが位相同期しているか否
かを検出する同期検出器と、該同期検出器出力とＰＬＬ
周波数シンセサイザの出力周波数を決定するチャネルデ
ータにより可変分周器の分周比を制御する分周比制御回
路を設け、ＰＬＬが非同期の場合に可変分周器の分周比
を順次切換え強制的に同期状態に引き込むことを特徴と
するＰＬＬ周波数シンセサイザの引き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1092881A JPH02272914A (ja) | 1989-04-14 | 1989-04-14 | Ｐｌｌ周波数シンセサイザの引き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1092881A JPH02272914A (ja) | 1989-04-14 | 1989-04-14 | Ｐｌｌ周波数シンセサイザの引き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02272914A true JPH02272914A (ja) | 1990-11-07 |
Family
ID=14066794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1092881A Pending JPH02272914A (ja) | 1989-04-14 | 1989-04-14 | Ｐｌｌ周波数シンセサイザの引き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02272914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010259039A (ja) * | 2009-04-24 | 2010-11-11 | Korea Electronics Telecommun | デジタルロック検出装置及びこれを含む周波数合成器 |
-
1989
- 1989-04-14 JP JP1092881A patent/JPH02272914A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010259039A (ja) * | 2009-04-24 | 2010-11-11 | Korea Electronics Telecommun | デジタルロック検出装置及びこれを含む周波数合成器 |
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