JPH0323718A - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
- Publication number
- JPH0323718A JPH0323718A JP1158590A JP15859089A JPH0323718A JP H0323718 A JPH0323718 A JP H0323718A JP 1158590 A JP1158590 A JP 1158590A JP 15859089 A JP15859089 A JP 15859089A JP H0323718 A JPH0323718 A JP H0323718A
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- circuit
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 6
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期ループ（以下ＰＬＬと略す）回路に関
し、特に外部からの制御信号により分周比を切り替えて
、位相比較器に入力できるＰＬＬ回路に関する。
し、特に外部からの制御信号により分周比を切り替えて
、位相比較器に入力できるＰＬＬ回路に関する。
従来、この種のＰＬＬ回路は第２図に示す回路図となっ
ていた。ｆ，±Δｆｌｌの範囲で可変するＶＣＯＬの信
号は÷Ｐの分周器３を介し、さらに外部からの制御端子
ＣＯＮＴの信号に応じ、分周器３の出力をさらに÷Ｎす
るための分周器５を介した信号かあるいはそのままの信
号かを選択するセレクタ回路７がもうけられ、位相比較
器８の第１の入力Ｓにはいる信号を切りかえる。一方、
基準クロックとなる周波数ｆ８のＯＳＣ２の信号は÷Ｒ
の分周器４を介し、前述のｖＣ○１の信号の場合と同様
に制御端子ＣＯＮＴに応じ÷Ｎするかそのまま出力する
かをセレクタ回路７で選択され位相比較器８の第２の入
力Ｒに入力される。位相同期状態では位相比較器８の第
１の入力Ｓと第２の入力Ｒの周波数は等しくなる。すな
わちｆｓ ／ ｐ＝ｆＲ／Ｒとなる。位相比較器８の出
力はチャージボンブ回路９を介し、ローバスフィルタ１
０を通し、ＶＣＯＩに帰還され一巡のループとなってい
る。外部からの制御端子ＣＯＮＴは、ローバスフィルタ
の定数切り替えも行なっている。ＰＬＬ回路が、ロック
する以前にはロックするまでの時間を短くするのがこの
ましいため、位相比較器８０入力はなるべく周波数が高
い方が良く、このため÷Ｎ分周器５，６を介さないで位
相比較器に入力する。またロックがかかった状態では、
周波数安定度を増すためには位相比較器の入力を低くし
、ローパスフィルタのループゲインを高くする必要があ
る。このために外部の制御信号でロックがかかるまでは
高い周波数でループを構成し、ロックがかかってから安
定度をまずために切り替える方法が有効であった。
ていた。ｆ，±Δｆｌｌの範囲で可変するＶＣＯＬの信
号は÷Ｐの分周器３を介し、さらに外部からの制御端子
ＣＯＮＴの信号に応じ、分周器３の出力をさらに÷Ｎす
るための分周器５を介した信号かあるいはそのままの信
号かを選択するセレクタ回路７がもうけられ、位相比較
器８の第１の入力Ｓにはいる信号を切りかえる。一方、
基準クロックとなる周波数ｆ８のＯＳＣ２の信号は÷Ｒ
の分周器４を介し、前述のｖＣ○１の信号の場合と同様
に制御端子ＣＯＮＴに応じ÷Ｎするかそのまま出力する
かをセレクタ回路７で選択され位相比較器８の第２の入
力Ｒに入力される。位相同期状態では位相比較器８の第
１の入力Ｓと第２の入力Ｒの周波数は等しくなる。すな
わちｆｓ ／ ｐ＝ｆＲ／Ｒとなる。位相比較器８の出
力はチャージボンブ回路９を介し、ローバスフィルタ１
０を通し、ＶＣＯＩに帰還され一巡のループとなってい
る。外部からの制御端子ＣＯＮＴは、ローバスフィルタ
の定数切り替えも行なっている。ＰＬＬ回路が、ロック
する以前にはロックするまでの時間を短くするのがこの
ましいため、位相比較器８０入力はなるべく周波数が高
い方が良く、このため÷Ｎ分周器５，６を介さないで位
相比較器に入力する。またロックがかかった状態では、
周波数安定度を増すためには位相比較器の入力を低くし
、ローパスフィルタのループゲインを高くする必要があ
る。このために外部の制御信号でロックがかかるまでは
高い周波数でループを構成し、ロックがかかってから安
定度をまずために切り替える方法が有効であった。
上述した従来のＰＬＬ回路では、外部からの制御端子Ｃ
ＯＮＴの信号がＰＬＬ回路の同期ループ内の信号と非同
期のため、制御端子ＣＯＮＴの信号のタイミングにより
ロックがはずれることがある。図３はロックがはずれた
タイミングを示すタイムチャートである。÷Ｐ出力が“
Ｈ”で、十Ｒ出力が“Ｌ”の時に制御信号がきた時に、
位相比較器のＲ入力側にだけパルスを生じロックをはず
してしまう。この結果、制御信号にまり分周比を切りか
える際にロックがはずれ、再びロック状態に引き込むま
で長い時間を要してしまうという欠点があった。
ＯＮＴの信号がＰＬＬ回路の同期ループ内の信号と非同
期のため、制御端子ＣＯＮＴの信号のタイミングにより
ロックがはずれることがある。図３はロックがはずれた
タイミングを示すタイムチャートである。÷Ｐ出力が“
Ｈ”で、十Ｒ出力が“Ｌ”の時に制御信号がきた時に、
位相比較器のＲ入力側にだけパルスを生じロックをはず
してしまう。この結果、制御信号にまり分周比を切りか
える際にロックがはずれ、再びロック状態に引き込むま
で長い時間を要してしまうという欠点があった。
本発明のＰＬＬ回路は、制御端子ＣＯＮＴの信号をＤフ
リップフロップ（ＤＦＦ）のＤ入力に入力し、ＤＦＦの
クロック入力には、基準クロックとＰＬＬをかけられる
信号クロックの両者に同期した入力を行ない、Ｄフリッ
プフロップの出力信号で分局器の切り替えを行なうこと
を特徴とする。
リップフロップ（ＤＦＦ）のＤ入力に入力し、ＤＦＦの
クロック入力には、基準クロックとＰＬＬをかけられる
信号クロックの両者に同期した入力を行ない、Ｄフリッ
プフロップの出力信号で分局器の切り替えを行なうこと
を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明を表わす回路図である。ｆｓ±Δｆ３の
範囲で可変するＶＣＯＬの出力は、スケールダウンする
ための÷Ｐ分周器３を介し、さらに÷Ｎの分周器５に接
続されている．一方基準クロックｆ８のＯＳＣ２はこれ
もスケールダウンするための÷Ｒ分周器を介し、さらに
÷Ｎの分周器６に接続されている。÷Ｐ分周器３と÷Ｒ
分周器４の出力はＰＬＬがロックがかかった状態では同
一周波数となるよう十Ｐと十Ｒの値がえらばられる。位
相比較器ＰＤ８の二つの入力（Ｓ入力，Ｒ入力）は、前
段にもうけられたセレクタ回路７によって、÷Ｎ分周回
路を介するか介さないかをそれぞれ選択される。さらに
位相比較器（ＰＤ）８の二つの出力（Ｕ出力，Ｄ出力）
はチャージボ７７”回路（ＣＨＧＰ）９，さらにローパ
スフィルタ（ＬＰＦ）１ ０を介し、ｖＣＯ１に帰還が
カカり、一連のループが構成されている。ここで、セレ
クタ回路の制御や、÷Ｎ分周器５および÷Ｎ分周器６の
リセット制御や、ローパスフィルタ１０のカットオフの
切替を制御する信号は、ｆｓの÷？分周後のタ■ックと
ｆ３の÷Ｒ分周後のクロックのＡＮＤ回路１１の出力の
クロックと同期したＤＦＦ回路１２によって遅延した信
号をつかう。
範囲で可変するＶＣＯＬの出力は、スケールダウンする
ための÷Ｐ分周器３を介し、さらに÷Ｎの分周器５に接
続されている．一方基準クロックｆ８のＯＳＣ２はこれ
もスケールダウンするための÷Ｒ分周器を介し、さらに
÷Ｎの分周器６に接続されている。÷Ｐ分周器３と÷Ｒ
分周器４の出力はＰＬＬがロックがかかった状態では同
一周波数となるよう十Ｐと十Ｒの値がえらばられる。位
相比較器ＰＤ８の二つの入力（Ｓ入力，Ｒ入力）は、前
段にもうけられたセレクタ回路７によって、÷Ｎ分周回
路を介するか介さないかをそれぞれ選択される。さらに
位相比較器（ＰＤ）８の二つの出力（Ｕ出力，Ｄ出力）
はチャージボ７７”回路（ＣＨＧＰ）９，さらにローパ
スフィルタ（ＬＰＦ）１ ０を介し、ｖＣＯ１に帰還が
カカり、一連のループが構成されている。ここで、セレ
クタ回路の制御や、÷Ｎ分周器５および÷Ｎ分周器６の
リセット制御や、ローパスフィルタ１０のカットオフの
切替を制御する信号は、ｆｓの÷？分周後のタ■ックと
ｆ３の÷Ｒ分周後のクロックのＡＮＤ回路１１の出力の
クロックと同期したＤＦＦ回路１２によって遅延した信
号をつかう。
ＤＦＦ回路ｌ２のＤ入力は、制御端子（ＣＯＮＴ）によ
り分局比切替制御される。本回路構或により制御端子（
ＣＯＮＴ）からの分周比切替制御信号が、ＶＣＯＩの信
号ｆｓやＯＳＣ２の信号ｆＲに同期しないタイミングで
入力されてきても、ＤＦＦ回路の出力ではｆ８あるいは
ｆ８のどちらかには同期することになり、ｐツク状態の
引き込み時間が膨大になることはない。第４図は本回路
構或でのタイムチャートを示す図である。従来の回路構
戊ではＣＯＮＴ信号が÷Ｐ出力が“Ｈ”レベルで÷Ｒ出
力が“Ｌ”レベルの時に入力された時にロック状態から
ロ，クはずれをおこし、かつ位相が１８０゜近くずれて
ロック状態に引き込むまでに膨大な時間を要していたの
に対し、本回路構或では同一のタイミングでもμツクは
ずれをおこすことなく分周比切替がおこなえる。
り分局比切替制御される。本回路構或により制御端子（
ＣＯＮＴ）からの分周比切替制御信号が、ＶＣＯＩの信
号ｆｓやＯＳＣ２の信号ｆＲに同期しないタイミングで
入力されてきても、ＤＦＦ回路の出力ではｆ８あるいは
ｆ８のどちらかには同期することになり、ｐツク状態の
引き込み時間が膨大になることはない。第４図は本回路
構或でのタイムチャートを示す図である。従来の回路構
戊ではＣＯＮＴ信号が÷Ｐ出力が“Ｈ”レベルで÷Ｒ出
力が“Ｌ”レベルの時に入力された時にロック状態から
ロ，クはずれをおこし、かつ位相が１８０゜近くずれて
ロック状態に引き込むまでに膨大な時間を要していたの
に対し、本回路構或では同一のタイミングでもμツクは
ずれをおこすことなく分周比切替がおこなえる。
以上説明したように本発明では、ループの安定性の改善
とループのロック引き込み時間の短縮化の両者を満足す
るために行なう分周比切替の際に、切替のための制御信
号（ＣＯＮＴ）がいかなるタイミングで入力されても、
常にロック引き込み時間が一瞬で終了する利点がある。
とループのロック引き込み時間の短縮化の両者を満足す
るために行なう分周比切替の際に、切替のための制御信
号（ＣＯＮＴ）がいかなるタイミングで入力されても、
常にロック引き込み時間が一瞬で終了する利点がある。
第１図は本発明の具体的な実施例を示す回路図、第２図
は従来の位相同期ループ回路の回路図、第３図は従来の
位相同期ループ回路の不具合状態でのタイムチャート、
第４図は本発明の実施例によるタイムチャートを示す図
である。 １・・・・・・電圧制御型発振器（Ｖ Ｃ Ｏ）、２・
・・・・・基準信号となるリファレンス用発振器（Ｏ
Ｓ Ｃ）、３・・・・・・÷Ｐ分周器、４・・・・・・
÷Ｒ分周器、５，６・・・・・・÷Ｎ分周器、７・・・
・・・二個のセレクタ回路、８・・・・・・位相比較器
（ＰＤ）、９・・・・・・チャージポンプ回路，１０・
・・・・・ローバスフィルタ（ＬＰＦ’）、１ １・・
・・・・ＡＮＤ回路、１２・・・・・・Ｄタイプフリッ
プフロップ（Ｄ−ＦＦ）、ｆ ｏｕｔ”・−Ｖ Ｃ Ｏ
出力、ｆｓ”””ＰＬＬ用■ＣＯ出力周波数、ｆＲ・・
・・・・リファレンス発振器出力周波数、ＣＯＮＴ・・
・・・・外部制御信号（分周比切替信号）、ＣＮＴ・・
・・・・制御信号、Ｓ・・・・・・位相比較器信号入力
、Ｕ・・・・・・位相比較器ＵＰ出力、Ｒ・・・・・・
位相比較器基準入力、Ｄ・・・・・・位相比較器ＤＯＷ
Ｎ出力、ＡＰＣ・・・・・・自動位相制御信号。
は従来の位相同期ループ回路の回路図、第３図は従来の
位相同期ループ回路の不具合状態でのタイムチャート、
第４図は本発明の実施例によるタイムチャートを示す図
である。 １・・・・・・電圧制御型発振器（Ｖ Ｃ Ｏ）、２・
・・・・・基準信号となるリファレンス用発振器（Ｏ
Ｓ Ｃ）、３・・・・・・÷Ｐ分周器、４・・・・・・
÷Ｒ分周器、５，６・・・・・・÷Ｎ分周器、７・・・
・・・二個のセレクタ回路、８・・・・・・位相比較器
（ＰＤ）、９・・・・・・チャージポンプ回路，１０・
・・・・・ローバスフィルタ（ＬＰＦ’）、１ １・・
・・・・ＡＮＤ回路、１２・・・・・・Ｄタイプフリッ
プフロップ（Ｄ−ＦＦ）、ｆ ｏｕｔ”・−Ｖ Ｃ Ｏ
出力、ｆｓ”””ＰＬＬ用■ＣＯ出力周波数、ｆＲ・・
・・・・リファレンス発振器出力周波数、ＣＯＮＴ・・
・・・・外部制御信号（分周比切替信号）、ＣＮＴ・・
・・・・制御信号、Ｓ・・・・・・位相比較器信号入力
、Ｕ・・・・・・位相比較器ＵＰ出力、Ｒ・・・・・・
位相比較器基準入力、Ｄ・・・・・・位相比較器ＤＯＷ
Ｎ出力、ＡＰＣ・・・・・・自動位相制御信号。
Claims (1)
- 信号入力端子を入力とする第１の分周器と、基準入力端
子を入力とする第２の分周期と、信号入力か第１の分周
器出力かを選択する第１のセレクタ回路と、基準入力か
第２の分周器出力かを選択する第２のセレクタ回路と、
第１および第２のセレクタ回路出力をそれぞれ入力する
位相比較器とを含み、前記第１および第２のセレクタ回
路と第１および第２の分周器の状態を制御する信号が、
信号入力と基準入力のＡＮＤ回路出力をクロック入力と
し、外部から分周比の制御できる信号をデータ入力とし
たＤタイプフリップフロップ（Ｄ−ＦＦ）の出力から発
生されていることを特徴とする位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158590A JP2704000B2 (ja) | 1989-06-20 | 1989-06-20 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158590A JP2704000B2 (ja) | 1989-06-20 | 1989-06-20 | 位相同期ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0323718A true JPH0323718A (ja) | 1991-01-31 |
| JP2704000B2 JP2704000B2 (ja) | 1998-01-26 |
Family
ID=15675013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158590A Expired - Fee Related JP2704000B2 (ja) | 1989-06-20 | 1989-06-20 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704000B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04321344A (ja) * | 1991-04-20 | 1992-11-11 | Nec Corp | Ｆｓｋ変調器 |
| JPH0555950A (ja) * | 1991-08-23 | 1993-03-05 | Nec Corp | ダイレクトデイジタルシンセサイザを用いた局部発振回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128629A (ja) * | 1984-11-27 | 1986-06-16 | Nec Corp | Ｐｌｌ変調器 |
| JPS62146020A (ja) * | 1985-12-20 | 1987-06-30 | Yokogawa Medical Syst Ltd | Ｐｌｌ周波数シンセサイザ |
-
1989
- 1989-06-20 JP JP1158590A patent/JP2704000B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128629A (ja) * | 1984-11-27 | 1986-06-16 | Nec Corp | Ｐｌｌ変調器 |
| JPS62146020A (ja) * | 1985-12-20 | 1987-06-30 | Yokogawa Medical Syst Ltd | Ｐｌｌ周波数シンセサイザ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04321344A (ja) * | 1991-04-20 | 1992-11-11 | Nec Corp | Ｆｓｋ変調器 |
| JPH0555950A (ja) * | 1991-08-23 | 1993-03-05 | Nec Corp | ダイレクトデイジタルシンセサイザを用いた局部発振回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2704000B2 (ja) | 1998-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |