JPH11214991A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH11214991A JPH11214991A JP10023923A JP2392398A JPH11214991A JP H11214991 A JPH11214991 A JP H11214991A JP 10023923 A JP10023923 A JP 10023923A JP 2392398 A JP2392398 A JP 2392398A JP H11214991 A JPH11214991 A JP H11214991A
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- output
- reference input
- voltage
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】簡単な回路を内蔵するだけで基準入力信号断時
にも同期を維持可能とするＰＬＬ回路を提供することを
目的とする。 【解決手段】ＰＬＬ回路は、ＰＣ１と、ＬＰＦ２と、Ｓ
Ｗ１２と、ＶＣＯ３と、ＤＩＶ４とを夫々ループ状に接
続すると共に、ＳＷ１２の片方の端子にはＶｒｅｆ１３
を接続し、又、ＳＷ１２はＤＥＴ９により制御するよう
接続することにより構成する。
にも同期を維持可能とするＰＬＬ回路を提供することを
目的とする。 【解決手段】ＰＬＬ回路は、ＰＣ１と、ＬＰＦ２と、Ｓ
Ｗ１２と、ＶＣＯ３と、ＤＩＶ４とを夫々ループ状に接
続すると共に、ＳＷ１２の片方の端子にはＶｒｅｆ１３
を接続し、又、ＳＷ１２はＤＥＴ９により制御するよう
接続することにより構成する。
Description
【０００１】
【発明の属する技術分野】本発明は位相同期回路（以
下、ＰＬＬ回路と記す）に関し、特にディジタル通信網
においてクロック分配器又は受信信号から装置内クロッ
クを生成するＰＬＬ回路に関する。
下、ＰＬＬ回路と記す）に関し、特にディジタル通信網
においてクロック分配器又は受信信号から装置内クロッ
クを生成するＰＬＬ回路に関する。
【０００２】
【従来の技術】同期ディジタル通信網においては、網内
の周波数を全て統一することがなされ、各伝送装置は、
網内共通のクロック分配器からクロックの供給を受けて
動作する。又、各伝送装置は、供給を受けたクロックや
受信データを基に所望の装置内クロックを生成するため
にＰＬＬ回路を使用したクロック生成回路を備えてい
る。図３に従来のＰＬＬ回路の構成例を示す。本図にお
いてＰＬＬ回路は、位相比較器（以下、ＰＣと記す）１
と、ループフィルタ（以下、ＬＰＦと記す）２と、電圧
制御発振器（以下、ＶＣＯと記す）３及び分周器（以
下、ＤＩＶと記す）４とにより構成し、夫々ループ状に
接続している。又、前記ＰＬＬ回路は、各構成要素を実
現している素子の一例として、ＰＣ１はＳＲ―ＦＦ（セ
ットリセット型フリップフロップ）等の論理回路を、Ｌ
ＰＦ２は抵抗２個、コンデンサ１個で構成するラグリー
ドフィルタを、ＶＣＯ３は小型の電圧制御水晶発振器等
を、ＤＩＶ４は分周用論理回路等を夫々使用し、小型の
モジュールとしている。本ＰＬＬ回路の動作は、ＰＣ１
と、ＬＰＦ２と、ＶＣＯ３及びＤＩＶ４とを夫々ループ
状に接続することにより、入出力クロックをＰＣ１によ
り位相比較を行い結果を電圧に変換し、ＬＰＦ２で平滑
した後、ＶＣＯ３の出力周波数を制御し、さらにＤＩＶ
４により分周して基準入力信号である入力クロックに出
力クロックを同期させるものである。一方、伝送装置で
は、装置内クロックとして互いに分周又は逓倍すること
により得られない複数の周波数信号を必要とする場合、
前記のようなＰＬＬ回路を複数用意し、該ＰＬＬ回路を
直列又は並列に接続し使用するが、この時、基準入力信
号ｆ0が断となると該ＰＬＬ回路は、ＶＣＯ３が持つ固
有の周波数により自走状態となり、以下説明するように
複数の出力信号相互間の同期が取れなくなる。
の周波数を全て統一することがなされ、各伝送装置は、
網内共通のクロック分配器からクロックの供給を受けて
動作する。又、各伝送装置は、供給を受けたクロックや
受信データを基に所望の装置内クロックを生成するため
にＰＬＬ回路を使用したクロック生成回路を備えてい
る。図３に従来のＰＬＬ回路の構成例を示す。本図にお
いてＰＬＬ回路は、位相比較器（以下、ＰＣと記す）１
と、ループフィルタ（以下、ＬＰＦと記す）２と、電圧
制御発振器（以下、ＶＣＯと記す）３及び分周器（以
下、ＤＩＶと記す）４とにより構成し、夫々ループ状に
接続している。又、前記ＰＬＬ回路は、各構成要素を実
現している素子の一例として、ＰＣ１はＳＲ―ＦＦ（セ
ットリセット型フリップフロップ）等の論理回路を、Ｌ
ＰＦ２は抵抗２個、コンデンサ１個で構成するラグリー
ドフィルタを、ＶＣＯ３は小型の電圧制御水晶発振器等
を、ＤＩＶ４は分周用論理回路等を夫々使用し、小型の
モジュールとしている。本ＰＬＬ回路の動作は、ＰＣ１
と、ＬＰＦ２と、ＶＣＯ３及びＤＩＶ４とを夫々ループ
状に接続することにより、入出力クロックをＰＣ１によ
り位相比較を行い結果を電圧に変換し、ＬＰＦ２で平滑
した後、ＶＣＯ３の出力周波数を制御し、さらにＤＩＶ
４により分周して基準入力信号である入力クロックに出
力クロックを同期させるものである。一方、伝送装置で
は、装置内クロックとして互いに分周又は逓倍すること
により得られない複数の周波数信号を必要とする場合、
前記のようなＰＬＬ回路を複数用意し、該ＰＬＬ回路を
直列又は並列に接続し使用するが、この時、基準入力信
号ｆ0が断となると該ＰＬＬ回路は、ＶＣＯ３が持つ固
有の周波数により自走状態となり、以下説明するように
複数の出力信号相互間の同期が取れなくなる。
【０００３】図４はＰＬＬ回路を（ａ）直列に接続した
場合と、（ｂ）並列に接続した場合とを示す図である。
本図において、ＰＬＬ５、ＰＬＬ６、ＰＬＬ７及びＰＬ
Ｌ８は前述した図２に示すＰＬＬ回路と同一のものであ
る。先ず、（ａ）に示すようにＰＬＬ５の次段出力信号
をＰＬＬ６に直列に接続した場合において、基準入力信
号ｆ0が断となるとＰＬＬ５は、ＰＬＬ回路の非同期区
間から同期完了までの時間（以下、ロックインタイムと
記す）を早めるためにループ利得が大きく設定されてい
るため、ＶＣＯは可変範囲の上限又は下限の周波数によ
り自走する。そこで、ＰＬＬ６へ入力される次段出力信
号は、ＰＬＬ回路の非同期状態から同期引込み可能な周
波数範囲（以下、プルインレンジと記す）を越えてしま
い、その結果ＰＬＬ５の出力信号ｆ1とＰＬＬ６の出力
信号ｆ2の同期が取れなくなる。又、（ｂ）に示すよう
にＰＬＬ７とＰＬＬ８を並列に接続した場合において
は、基準入力信号ｆ0が断となるとＰＬＬ７及びＰＬＬ
８のＶＣＯが夫々独立して自走し、ＰＬＬ７の出力信号
ｆ3とＰＬＬ８の出力信号ｆ4は互いに同期が取れなくな
る。その結果、これらの出力信号に基づいて動作する伝
送装置は動作不能となり、ネットワーク全体に影響が及
ぶことになる。このため、従来から基準入力信号の振幅
及び周波数の監視を行なう基準入力信号断検出回路（以
下、ＤＥＴと記す）を設け、さらに基準入力信号と同等
もしくはそれに準ずる性能を持つ予備発振器（以下、Ｏ
ＣＳと記す）を内蔵しておき、基準入力信号断時は、入
力信号を予備発振器による入力信号ｆ0´に切り替える
構成を取っている。
場合と、（ｂ）並列に接続した場合とを示す図である。
本図において、ＰＬＬ５、ＰＬＬ６、ＰＬＬ７及びＰＬ
Ｌ８は前述した図２に示すＰＬＬ回路と同一のものであ
る。先ず、（ａ）に示すようにＰＬＬ５の次段出力信号
をＰＬＬ６に直列に接続した場合において、基準入力信
号ｆ0が断となるとＰＬＬ５は、ＰＬＬ回路の非同期区
間から同期完了までの時間（以下、ロックインタイムと
記す）を早めるためにループ利得が大きく設定されてい
るため、ＶＣＯは可変範囲の上限又は下限の周波数によ
り自走する。そこで、ＰＬＬ６へ入力される次段出力信
号は、ＰＬＬ回路の非同期状態から同期引込み可能な周
波数範囲（以下、プルインレンジと記す）を越えてしま
い、その結果ＰＬＬ５の出力信号ｆ1とＰＬＬ６の出力
信号ｆ2の同期が取れなくなる。又、（ｂ）に示すよう
にＰＬＬ７とＰＬＬ８を並列に接続した場合において
は、基準入力信号ｆ0が断となるとＰＬＬ７及びＰＬＬ
８のＶＣＯが夫々独立して自走し、ＰＬＬ７の出力信号
ｆ3とＰＬＬ８の出力信号ｆ4は互いに同期が取れなくな
る。その結果、これらの出力信号に基づいて動作する伝
送装置は動作不能となり、ネットワーク全体に影響が及
ぶことになる。このため、従来から基準入力信号の振幅
及び周波数の監視を行なう基準入力信号断検出回路（以
下、ＤＥＴと記す）を設け、さらに基準入力信号と同等
もしくはそれに準ずる性能を持つ予備発振器（以下、Ｏ
ＣＳと記す）を内蔵しておき、基準入力信号断時は、入
力信号を予備発振器による入力信号ｆ0´に切り替える
構成を取っている。
【０００４】図５は基準入力信号断による同期崩れを防
止した従来の多段構成ＰＬＬ回路（段数は４段とする）
の構成例を示す図である。本図において多段構成ＰＬＬ
回路は、ＤＥＴ９と、入力信号を切り替えるセレクタ
（以下、ＳＥＬと記す）１０と、ＯＣＳ１１と、ＰＬＬ
５と、該ＰＬＬ５の次段出力信号に直列接続したＰＬＬ
６及び前記ＰＬＬ６の次段出力信号に並列に接続したＰ
ＬＬ７とＰＬＬ８とが夫々接続され構成している。
止した従来の多段構成ＰＬＬ回路（段数は４段とする）
の構成例を示す図である。本図において多段構成ＰＬＬ
回路は、ＤＥＴ９と、入力信号を切り替えるセレクタ
（以下、ＳＥＬと記す）１０と、ＯＣＳ１１と、ＰＬＬ
５と、該ＰＬＬ５の次段出力信号に直列接続したＰＬＬ
６及び前記ＰＬＬ６の次段出力信号に並列に接続したＰ
ＬＬ７とＰＬＬ８とが夫々接続され構成している。
【０００５】図５の動作を説明すると、ＤＥＴ９は基準
入力信号ｆ0の振幅及び周波数について監視を行ない、
監視結果が正常であるとＳＥＬ１０は基準入力信号ｆ0
を選択し、ＰＬＬ５、ＰＬＬ６、ＰＬＬ７及びＰＬＬ８
は、ＳＥＬ１０の出力である基準入力信号ｆ0に同期し
た出力信号ｆ1、ｆ2、ｆ3及びｆ4を夫々出力する。次に
監視結果が異常であるとＳＥＬ１０はＯＣＳ１１の出力
である予備発振器入力信号ｆ0´を選択し、ＰＬＬ５、
ＰＬＬ６、ＰＬＬ７及びＰＬＬ８は、ＳＥＬ１０の出力
である予備発振器入力信号ｆ0´に同期した各出力信号
を夫々出力する。前記予備発振器入力信号ｆ0´は、基
準入力信号ｆ0と同等もしくはそれに準ずる性能を持っ
ており、ＰＬＬ回路は基準入力信号ｆ0が断となっても
同期崩れを起こすことなく動作する。
入力信号ｆ0の振幅及び周波数について監視を行ない、
監視結果が正常であるとＳＥＬ１０は基準入力信号ｆ0
を選択し、ＰＬＬ５、ＰＬＬ６、ＰＬＬ７及びＰＬＬ８
は、ＳＥＬ１０の出力である基準入力信号ｆ0に同期し
た出力信号ｆ1、ｆ2、ｆ3及びｆ4を夫々出力する。次に
監視結果が異常であるとＳＥＬ１０はＯＣＳ１１の出力
である予備発振器入力信号ｆ0´を選択し、ＰＬＬ５、
ＰＬＬ６、ＰＬＬ７及びＰＬＬ８は、ＳＥＬ１０の出力
である予備発振器入力信号ｆ0´に同期した各出力信号
を夫々出力する。前記予備発振器入力信号ｆ0´は、基
準入力信号ｆ0と同等もしくはそれに準ずる性能を持っ
ており、ＰＬＬ回路は基準入力信号ｆ0が断となっても
同期崩れを起こすことなく動作する。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
たような従来のＰＬＬ回路では、同期崩れを防ぐため周
波数安定度の高い予備発振器を装置内に内蔵する必要が
あり、装置の小型化及び低価格化が困難であった。本発
明は、上述したような従来のＰＬＬ回路の問題を解決す
るためになされたものであって、簡単な回路を内蔵する
だけで基準入力信号断時にも同期を維持可能とするＰＬ
Ｌ回路を提供することを目的とする。
たような従来のＰＬＬ回路では、同期崩れを防ぐため周
波数安定度の高い予備発振器を装置内に内蔵する必要が
あり、装置の小型化及び低価格化が困難であった。本発
明は、上述したような従来のＰＬＬ回路の問題を解決す
るためになされたものであって、簡単な回路を内蔵する
だけで基準入力信号断時にも同期を維持可能とするＰＬ
Ｌ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明に係るＰＬＬ回路は以下の構成をとる。請求項
１記載のＰＬＬ回路は、ＰＣとＬＰＦとＶＣＯ及びＤＩ
Ｖとをループ状に接続し前記ＰＣに基準入力信号と前記
ＶＣＯ出力とを入力することにより前記ＶＣＯを基準入
力信号に同期させて出力信号を取り出すＰＬＬ回路にお
いて、前記ＬＰＦと前記ＶＣＯ間に前記ＶＣＯ入力端を
前記ＬＰＦの出力端又は外部基準電圧源（以下、Ｖｒｅ
ｆと記す）のいずれか一方に切り替え可能な切り替えス
イッチ（以下、ＳＷと記す）を挿入し、且つ、基準入力
信号に基準入力信号断検出回路（以下、ＤＥＴと記す）
を接続して基準入力信号の正常又は異常を検出し、該検
出出力信号によって前記ＳＷを制御し、基準入力信号正
常時は前記ＶＣＯ入力端を前記ＬＰＦ出力端に切り替え
てＰＬＬ回路として動作させ、基準入力信号異常時は前
記ＶＣＯ入力端を前記Ｖｒｅｆに切り替えてループ接続
を遮断し前記ＶＣＯの出力周波数を一定値に保持するよ
うに構成する。
に本発明に係るＰＬＬ回路は以下の構成をとる。請求項
１記載のＰＬＬ回路は、ＰＣとＬＰＦとＶＣＯ及びＤＩ
Ｖとをループ状に接続し前記ＰＣに基準入力信号と前記
ＶＣＯ出力とを入力することにより前記ＶＣＯを基準入
力信号に同期させて出力信号を取り出すＰＬＬ回路にお
いて、前記ＬＰＦと前記ＶＣＯ間に前記ＶＣＯ入力端を
前記ＬＰＦの出力端又は外部基準電圧源（以下、Ｖｒｅ
ｆと記す）のいずれか一方に切り替え可能な切り替えス
イッチ（以下、ＳＷと記す）を挿入し、且つ、基準入力
信号に基準入力信号断検出回路（以下、ＤＥＴと記す）
を接続して基準入力信号の正常又は異常を検出し、該検
出出力信号によって前記ＳＷを制御し、基準入力信号正
常時は前記ＶＣＯ入力端を前記ＬＰＦ出力端に切り替え
てＰＬＬ回路として動作させ、基準入力信号異常時は前
記ＶＣＯ入力端を前記Ｖｒｅｆに切り替えてループ接続
を遮断し前記ＶＣＯの出力周波数を一定値に保持するよ
うに構成する。
【０００８】請求項２記載の多段構成ＰＬＬ回路は、Ｐ
ＣとＬＰＦとＶＣＯ及びＤＩＶとをループ状に接続し前
記ＰＣに基準入力信号と前記ＶＣＯ出力とを入力するこ
とにより前記ＶＣＯを基準入力信号に同期させて出力信
号を取り出すＰＬＬ回路を任意の数Ｎ個直列又は並列に
接続するよう構成した多段構成位ＰＬＬ回路において、
第一のＰＬＬ回路は前記ＬＰＦと前記ＶＣＯ間に前記Ｖ
ＣＯ入力端を前記ＬＰＦの出力端又はＶｒｅｆのいずれ
か一方に切り替え可能なＳＷを挿入し、且つ、基準入力
信号にＤＥＴを接続して基準入力信号の正常又は異常を
検出し、該検出出力信号によって前記ＳＷを制御し、基
準入力信号正常時は前記ＶＣＯ入力端を前記ＬＰＦ出力
端に切り替えてＰＬＬ回路として動作させ、基準入力信
号異常時は前記ＶＣＯ入力端を前記Ｖｒｅｆに切り替え
てループ接続を遮断し前記ＶＣＯの出力周波数を一定値
に保持する機能を備えることにより、前記基準入力信号
異常時に第二段への出力信号を第二段のＰＬＬ回路のプ
ルインレンジ内の一定値に保持し、よって前記第二段の
ＰＬＬ回路の同期を維持し、第二段以降のＰＬＬ回路の
全出力を前記出力信号に位相同期させるように構成す
る。
ＣとＬＰＦとＶＣＯ及びＤＩＶとをループ状に接続し前
記ＰＣに基準入力信号と前記ＶＣＯ出力とを入力するこ
とにより前記ＶＣＯを基準入力信号に同期させて出力信
号を取り出すＰＬＬ回路を任意の数Ｎ個直列又は並列に
接続するよう構成した多段構成位ＰＬＬ回路において、
第一のＰＬＬ回路は前記ＬＰＦと前記ＶＣＯ間に前記Ｖ
ＣＯ入力端を前記ＬＰＦの出力端又はＶｒｅｆのいずれ
か一方に切り替え可能なＳＷを挿入し、且つ、基準入力
信号にＤＥＴを接続して基準入力信号の正常又は異常を
検出し、該検出出力信号によって前記ＳＷを制御し、基
準入力信号正常時は前記ＶＣＯ入力端を前記ＬＰＦ出力
端に切り替えてＰＬＬ回路として動作させ、基準入力信
号異常時は前記ＶＣＯ入力端を前記Ｖｒｅｆに切り替え
てループ接続を遮断し前記ＶＣＯの出力周波数を一定値
に保持する機能を備えることにより、前記基準入力信号
異常時に第二段への出力信号を第二段のＰＬＬ回路のプ
ルインレンジ内の一定値に保持し、よって前記第二段の
ＰＬＬ回路の同期を維持し、第二段以降のＰＬＬ回路の
全出力を前記出力信号に位相同期させるように構成す
る。
【０００９】
【発明の実施の形態】以下、図示した実施例に基づいて
本発明を詳細に説明する。図１は本発明によるＰＬＬ回
路の一実施例を示す構成図である。本図においてＰＬＬ
回路は、ＰＣ１と、ＬＰＦ２と、ＳＷ１２と、ＶＣＯ３
及びＤＩＶ４とを夫々ループ状に接続し、ＳＷ１２の片
方の端子にはＶｒｅｆ１３を接続すると共に、ＤＥＴ９
はＳＷ１２の制御を行なうよう接続することにより構成
する。次に、本ＰＬＬ回路の動作を説明すると次のとお
りである。ＰＬＬ回路は入出力クロックをＰＣ１により
位相比較を行い結果を電圧に変換し、ＬＰＦ２で平滑し
た後、ＶＣＯ３の出力周波数を制御し、分周器により分
周して基準入力信号である入力クロックに出力クロック
を同期させるよう動作するＰＬＬ回路の基本動作に加
え、ＤＥＴ９により基準入力信号ｆ0の振幅及び周波数
について監視を行ない、監視結果が正常であるとＳＷ１
２の接続をＬＰＦ２の出力側とし、一方監視結果が異常
であると前記ＳＷ１２の接続をＶｒｅｆ１３とするよう
動作する。そこで基準入力信号ｆ0が異常となると、Ｐ
ＬＬ回路のループは遮断され、ＶＣＯ３の入力端にＶｒ
ｅｆ１３が接続されることになり、ＶＣＯ３の出力周波
数は前記Ｖｒｅｆ１３の電圧により一定値に保持され
る。Ｖｒｅｆ１３の電圧は、ＶＣＯ３の出力周波数が基
準入力信号ｆ0を正常に受信している時と同等な性能を
持つよう決定しており、従ってＰＬＬ回路の出力も基準
入力信号ｆ0を正常に受信している時と同様な性能を持
つ。なお、本実施例において使用しているＤＥＴ９は、
論理回路により簡易に実現出来る。例えば入力信号の振
幅及び周波数を監視する場合、入力信号のパルスの立ち
上がりエッジにより動作する単安定マルチバイブレータ
等を使用し、前記単安定マルチバイブレータの動作時定
数を前記パルスの繰り返し周期に比例して設定を行な
い、前記マルチバイブレータに前記パルスを入力し、そ
の出力を監視することにより入力信号の正常又は異常を
判定出来る。又、ＳＷ１２を実現する素子としては、高
速動作するアナログスイッチが一般的に使用される。
本発明を詳細に説明する。図１は本発明によるＰＬＬ回
路の一実施例を示す構成図である。本図においてＰＬＬ
回路は、ＰＣ１と、ＬＰＦ２と、ＳＷ１２と、ＶＣＯ３
及びＤＩＶ４とを夫々ループ状に接続し、ＳＷ１２の片
方の端子にはＶｒｅｆ１３を接続すると共に、ＤＥＴ９
はＳＷ１２の制御を行なうよう接続することにより構成
する。次に、本ＰＬＬ回路の動作を説明すると次のとお
りである。ＰＬＬ回路は入出力クロックをＰＣ１により
位相比較を行い結果を電圧に変換し、ＬＰＦ２で平滑し
た後、ＶＣＯ３の出力周波数を制御し、分周器により分
周して基準入力信号である入力クロックに出力クロック
を同期させるよう動作するＰＬＬ回路の基本動作に加
え、ＤＥＴ９により基準入力信号ｆ0の振幅及び周波数
について監視を行ない、監視結果が正常であるとＳＷ１
２の接続をＬＰＦ２の出力側とし、一方監視結果が異常
であると前記ＳＷ１２の接続をＶｒｅｆ１３とするよう
動作する。そこで基準入力信号ｆ0が異常となると、Ｐ
ＬＬ回路のループは遮断され、ＶＣＯ３の入力端にＶｒ
ｅｆ１３が接続されることになり、ＶＣＯ３の出力周波
数は前記Ｖｒｅｆ１３の電圧により一定値に保持され
る。Ｖｒｅｆ１３の電圧は、ＶＣＯ３の出力周波数が基
準入力信号ｆ0を正常に受信している時と同等な性能を
持つよう決定しており、従ってＰＬＬ回路の出力も基準
入力信号ｆ0を正常に受信している時と同様な性能を持
つ。なお、本実施例において使用しているＤＥＴ９は、
論理回路により簡易に実現出来る。例えば入力信号の振
幅及び周波数を監視する場合、入力信号のパルスの立ち
上がりエッジにより動作する単安定マルチバイブレータ
等を使用し、前記単安定マルチバイブレータの動作時定
数を前記パルスの繰り返し周期に比例して設定を行な
い、前記マルチバイブレータに前記パルスを入力し、そ
の出力を監視することにより入力信号の正常又は異常を
判定出来る。又、ＳＷ１２を実現する素子としては、高
速動作するアナログスイッチが一般的に使用される。
【００１０】図２は本発明によるＰＬＬ回路を使用した
多段構成ＰＬＬ回路の一実施例を示す構成図である。本
図は、図１に示した本発明によるＰＬＬ回路と同一機能
であるＰＬＬ１４と図３に示した通常のＰＬＬ回路と同
一機能であるＰＬＬ６、ＰＬＬ７、及びＰＬＬ８とによ
り構成し、ＰＬＬ６はＰＬＬ１４の次段出力信号に直列
に接続し、又、ＰＬＬ７およびＰＬＬ８はＰＬＬ６の次
段出力信号に並列に接続している。次に本多段構成ＰＬ
Ｌ回路の動作を説明すると、ＰＬＬ６、ＰＬＬ７及びＰ
ＬＬ８は、入出力クロックをＰＣにより位相比較を行い
結果を電圧に変換し、ＬＰＦで平滑した後、ＶＣＯの出
力周波数を制御し、ＤＩＶにより分周して基準入力信号
である入力クロックに出力クロックを同期させるもので
ある。それに対してＰＬＬ１４は、前記機能に加え、基
準入力信号ｆ0が異常となるとＰＬＬ回路のループを遮
断し、ＶＣＯを基準入力信号ｆ0が正常に受信している
時と同等の周波数になるよう動作させ、その結果出力信
号ｆ1も基準入力信号ｆ0が正常に受信している時と同等
な性能を持つようにする。そこで、本多段構成ＰＬＬ回
路においては、先ず基準入力信号ｆ0が正常に受信して
いる時、ＰＬＬ１４の出力信号ｆ1は基準入力信号ｆ0に
同期している。ＰＬＬ６の出力信号ｆ2はＰＬＬ１４の
分周出力である次段出力信号に同期し、次に、ＰＬＬ７
及びＰＬＬ８の出力信号ｆ3及びｆ4はＰＬＬ６の分周出
力である次段出力信号に同期していて、仮に多段構成が
任意の数Ｎであっても同様に全出力信号が基準入力信号
ｆ0に同期することになる。次に、基準入力信号ｆ0が異
常である時、前記ＰＬＬ１４は、ループを遮断し前記Ｖ
ＣＯを基準入力信号ｆ0が正常に受信している時と同等
の周波数になるよう動作させ、その結果基準入力信号ｆ
0が正常の時と同等な性能を持った出力信号ｆ1を得るこ
とが出来る。そこで、ＰＬＬ１４の分周出力である次段
出力信号の周波数が次段であるＰＬＬ６のプルインレン
ジ内に収まっていれば、ＰＬＬ６の分周出力である次段
出力信号は、ＰＬＬ１４の分周出力である次段出力信号
に同期する。そこでさらに、ＰＬＬ７及びＰＬＬ８の出
力信号ｆ3及びｆ4がＰＬＬ６の分周出力である次段出力
信号に同期することになり、仮にＰＬＬ回路の多段構成
が任意の数Ｎであっても同様に全出力信号は基準入力信
号ｆ0と同等の性能を持ったＰＬＬ１４の分周出力であ
る次段出力信号に同期することになる。これにより、基
準入力信号ｆ0が断となっても全ＰＬＬ回路の同期を維
持することが出来る。
多段構成ＰＬＬ回路の一実施例を示す構成図である。本
図は、図１に示した本発明によるＰＬＬ回路と同一機能
であるＰＬＬ１４と図３に示した通常のＰＬＬ回路と同
一機能であるＰＬＬ６、ＰＬＬ７、及びＰＬＬ８とによ
り構成し、ＰＬＬ６はＰＬＬ１４の次段出力信号に直列
に接続し、又、ＰＬＬ７およびＰＬＬ８はＰＬＬ６の次
段出力信号に並列に接続している。次に本多段構成ＰＬ
Ｌ回路の動作を説明すると、ＰＬＬ６、ＰＬＬ７及びＰ
ＬＬ８は、入出力クロックをＰＣにより位相比較を行い
結果を電圧に変換し、ＬＰＦで平滑した後、ＶＣＯの出
力周波数を制御し、ＤＩＶにより分周して基準入力信号
である入力クロックに出力クロックを同期させるもので
ある。それに対してＰＬＬ１４は、前記機能に加え、基
準入力信号ｆ0が異常となるとＰＬＬ回路のループを遮
断し、ＶＣＯを基準入力信号ｆ0が正常に受信している
時と同等の周波数になるよう動作させ、その結果出力信
号ｆ1も基準入力信号ｆ0が正常に受信している時と同等
な性能を持つようにする。そこで、本多段構成ＰＬＬ回
路においては、先ず基準入力信号ｆ0が正常に受信して
いる時、ＰＬＬ１４の出力信号ｆ1は基準入力信号ｆ0に
同期している。ＰＬＬ６の出力信号ｆ2はＰＬＬ１４の
分周出力である次段出力信号に同期し、次に、ＰＬＬ７
及びＰＬＬ８の出力信号ｆ3及びｆ4はＰＬＬ６の分周出
力である次段出力信号に同期していて、仮に多段構成が
任意の数Ｎであっても同様に全出力信号が基準入力信号
ｆ0に同期することになる。次に、基準入力信号ｆ0が異
常である時、前記ＰＬＬ１４は、ループを遮断し前記Ｖ
ＣＯを基準入力信号ｆ0が正常に受信している時と同等
の周波数になるよう動作させ、その結果基準入力信号ｆ
0が正常の時と同等な性能を持った出力信号ｆ1を得るこ
とが出来る。そこで、ＰＬＬ１４の分周出力である次段
出力信号の周波数が次段であるＰＬＬ６のプルインレン
ジ内に収まっていれば、ＰＬＬ６の分周出力である次段
出力信号は、ＰＬＬ１４の分周出力である次段出力信号
に同期する。そこでさらに、ＰＬＬ７及びＰＬＬ８の出
力信号ｆ3及びｆ4がＰＬＬ６の分周出力である次段出力
信号に同期することになり、仮にＰＬＬ回路の多段構成
が任意の数Ｎであっても同様に全出力信号は基準入力信
号ｆ0と同等の性能を持ったＰＬＬ１４の分周出力であ
る次段出力信号に同期することになる。これにより、基
準入力信号ｆ0が断となっても全ＰＬＬ回路の同期を維
持することが出来る。
【００１１】
【発明の効果】本発明は上述したように、請求項１記載
のＰＬＬ回路は、基準入力信号が断となった時の対処
を、高価な予備発振器を使用せずに、基本ＰＬＬ回路に
簡単な回路を付加することにより行なうため、装置の小
型化、軽量化及び低価格化に大きく貢献する。 又、請
求項２記載の多段構成ＰＬＬ回路は、初段のＰＬＬ回路
に請求項１記載のＰＬＬ回路を使用することにより基準
入力信号が断となった時の対処が全段で可能となり、簡
易な構成により多段構成ＰＬＬ回路が実現出来る。
のＰＬＬ回路は、基準入力信号が断となった時の対処
を、高価な予備発振器を使用せずに、基本ＰＬＬ回路に
簡単な回路を付加することにより行なうため、装置の小
型化、軽量化及び低価格化に大きく貢献する。 又、請
求項２記載の多段構成ＰＬＬ回路は、初段のＰＬＬ回路
に請求項１記載のＰＬＬ回路を使用することにより基準
入力信号が断となった時の対処が全段で可能となり、簡
易な構成により多段構成ＰＬＬ回路が実現出来る。
【図１】本発明によるＰＬＬ回路の一実施例を示す構成
図である。
図である。
【図２】本発明によるＰＬＬ回路を使用した多段構成Ｐ
ＬＬ回路の一実施例を示す構成図である。
ＬＬ回路の一実施例を示す構成図である。
【図３】従来のＰＬＬ回路の構成例を示す図である。
【図４】ＰＬＬ回路を（ａ）直列に接続した場合と、
（ｂ）並列に接続した場合とを示す図である。
（ｂ）並列に接続した場合とを示す図である。
【図５】従来の基準入力信号断による同期崩れを防止し
た多段構成ＰＬＬ回路の構成例を示す図である。
た多段構成ＰＬＬ回路の構成例を示す図である。
１・・位相比較器、 ２・・ループフィルタ、 ３・・
電圧制御発振器、４・・分周器、 ５、６、７、８・・
ＰＬＬ回路、 ９・・基準入力信号断検出器、 １０・
・セレクタ、 １１・・予備発振器、 １２・・切り替
えスイッチ、１３・・外部基準電圧源、 １４・・ＰＬ
Ｌ回路
電圧制御発振器、４・・分周器、 ５、６、７、８・・
ＰＬＬ回路、 ９・・基準入力信号断検出器、 １０・
・セレクタ、 １１・・予備発振器、 １２・・切り替
えスイッチ、１３・・外部基準電圧源、 １４・・ＰＬ
Ｌ回路
Claims (2)
- 【請求項１】位相比較器とループフィルタと電圧制御発
振器と分周器とをループ状に接続し前記位相比較器に基
準入力信号と前記電圧制御発振器出力とを入力すること
により前記電圧制御発振器を基準入力信号に同期させて
出力信号を取り出す位相同期回路において、 前記ループフィルタと前記電圧制御発振器間に前記電圧
制御発振器入力端を前記ループフィルタの出力端又は外
部基準電圧源のいずれか一方に切り替え可能な切り替え
スイッチを挿入し、且つ、基準入力信号に基準入力信号
断検出回路を接続して基準入力信号の正常又は異常を検
出し、該検出出力信号によって前記切り替えスイッチを
制御し、基準入力信号正常時は前記電圧制御発振器入力
端を前記ループフィルタ出力端に切り替えて位相同期回
路として動作させ、基準入力信号異常時は前記電圧制御
発振器入力端を前記外部基準電圧源に切り替えてループ
接続を遮断し前記電圧制御発振器の出力周波数を一定値
に保持するよう構成したことを特徴とする位相同期回
路。 - 【請求項２】位相比較器とループフィルタと電圧制御発
振器と分周器とをループ状に接続し前記位相比較器に基
準入力信号と前記電圧制御発振器出力とを入力すること
により前記電圧制御発振器を基準入力信号に同期させて
出力信号を取り出す位相同期回路を任意の数Ｎ個直列又
は並列に接続するよう構成した多段構成位相同期回路に
おいて、 第一の位相同期回路は前記ループフィルタと前記電圧制
御発振器間に前記電圧制御発振器入力端を前記ループフ
ィルタの出力端又は外部基準電圧源のいずれか一方に切
り替え可能な切り替えスイッチを挿入し、且つ、基準入
力信号に基準入力信号断検出回路を接続して基準入力信
号の正常又は異常を検出し、該検出出力信号によって前
記切り替えスイッチを制御し、基準入力信号正常時は前
記電圧制御発振器入力端を前記ループフィルタ出力端に
切り替えて位相同期回路として動作させ、基準入力信号
異常時は前記電圧制御発振器入力端を前記外部基準電圧
源に切り替えてループ接続を遮断し前記電圧制御発振器
の出力周波数を一定値に保持する機能を備えることによ
り、 前記基準入力信号異常時に第二段への出力信号を第二段
の位相同期回路のプルインレンジ内の一定値に保持し、
よって前記第二段の位相同期回路の同期を維持し、第二
段以降の位相同期回路の全出力を前記出力信号に位相同
期させることを特徴とする多段構成位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10023923A JPH11214991A (ja) | 1998-01-20 | 1998-01-20 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10023923A JPH11214991A (ja) | 1998-01-20 | 1998-01-20 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214991A true JPH11214991A (ja) | 1999-08-06 |
Family
ID=12124050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10023923A Pending JPH11214991A (ja) | 1998-01-20 | 1998-01-20 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214991A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012105334A1 (ja) * | 2011-01-31 | 2012-08-09 | 日本電信電話株式会社 | 信号多重装置 |
| WO2019075414A1 (en) * | 2017-10-12 | 2019-04-18 | Synaptics Incorporated | PHASE LOCKED LOOP SAMPLE RETRACTOR |
-
1998
- 1998-01-20 JP JP10023923A patent/JPH11214991A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012105334A1 (ja) * | 2011-01-31 | 2012-08-09 | 日本電信電話株式会社 | 信号多重装置 |
| CN103339895A (zh) * | 2011-01-31 | 2013-10-02 | 日本电信电话株式会社 | 信号复用设备 |
| JP5603441B2 (ja) * | 2011-01-31 | 2014-10-08 | 日本電信電話株式会社 | 信号多重装置 |
| US9083476B2 (en) | 2011-01-31 | 2015-07-14 | Nippon Telegraph And Telephone Corporation | Signal multiplexing device |
| WO2019075414A1 (en) * | 2017-10-12 | 2019-04-18 | Synaptics Incorporated | PHASE LOCKED LOOP SAMPLE RETRACTOR |
| US10574242B2 (en) | 2017-10-12 | 2020-02-25 | Synaptics Incorporated | Phase locked loop sampler and restorer |
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