WO2012105334A1

WO2012105334A1 - 信号多重装置

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Publication number: WO2012105334A1
Application number: PCT/JP2012/051176
Authority: WO
Inventors: 宏明桂井; 秀樹上綱; 大友　祐輔
Original assignee: 日本電信電話株式会社
Priority date: 2011-01-31
Filing date: 2012-01-20
Publication date: 2012-08-09
Also published as: JPWO2012105334A1; CN103339895A; JP5603441B2; CN103339895B; US20130294464A1; TWI477131B; US9083476B2; TW201236429A

Abstract

　信号多重装置は、入力データ（４）と補完信号（１６）のいずれか一方を選択するセレクタ（１）と、セレクタ（１）の出力信号のタイミングに合うように再生クロック（７）の位相を調整するクロック再生回路（３０ａ）と、セレクタ（１）の出力信号の識別再生を再生クロック（７）に基づいて行うフリップフロップ回路（３）とを備える。補完信号（１６）の周波数は、再生クロック（７）の周波数の整数分の１の周波数である。セレクタ（１）は、入力データ（４）の無信号期間の一部において補完信号（１６）を選択する。

Description

信号多重装置

　本発明は、例えば入力信号のリタイミングを行うＣＤＲ回路の前段に設けられる装置に係り、特に入力信号に補完信号を多重化する信号多重装置に関するものである。

　ＦＴＴＨ（Fiber To The Home）を実現する手段として開発が進められているＰＯＮ（Passive Optical Network）方式の局舎側装置（Optical Line Terminal、以下、ＯＬＴとする）の受信装置の構成の一例を図４１に示す。ＯＬＴは、図示しない複数の加入者側装置（Optical Network Unit、以下、ＯＮＵとする）を収容している。ＩＥＥＥ　８０２．３ａｖ規格によれば、ＯＮＵからＯＬＴへの上り信号は、ＯＮＵ毎に強度や位相が異なるバースト信号として時分割多重化される。

　図４１に示すように、ＯＬＴの受信装置は、光受信装置２００と、ＣＤＲ（Clock Data Recovery）回路２０１と、デマルチプレクサ２０２と、制御ＬＳＩ２０３とから構成される。光受信装置２００は、ＡＰＤ（Avalanche Photodiode）－ＴＩＡ（Transimpedance Amplifier）２０４と、ＬＩＭ（Limiting Amplifier）２０５とを有する。ＡＰＤ－ＴＩＡ２０４は、光信号を電流信号に変換し、さらに電流信号を電圧信号に変換する。ＬＩＭ２０５は、電圧信号を後段のＣＤＲ回路２０１で識別再生可能なレベルに振幅制限して増幅する。制御ＬＳＩ２０３は、低速受信回路２０６を有する。

　図４１に示したＯＬＴの受信装置では、バースト信号毎に、まず光受信装置２００で利得制御および閾値検出を行い、ＣＤＲ回路２０１でクロックの抽出と信号のリタイミングを行う。デマルチプレクサ２０２は、ＣＤＲ回路２０１から出力された多重化信号をＮ本の出力に分配する。そして、ＭＡＣ（Media Access Control）機能を有する制御ＬＳＩ２０３において必要な処理を施すことで信号の受信処理を完了する。ＯＮＵからＯＬＴへの上りの伝送効率を向上させるためには、所要オーバーヘッド（プリアンブル期間）を短縮する必要があり、バースト信号に対して高速応答特性を有する光受信装置２００やＣＤＲ回路２０１が必要となる。この種のＣＤＲ回路２０１は、例えば文献「J.Terada，et al.，“Jitter-reduction and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit”，in 2009 IEEE International Solid-State Circuits Conference Digest，pp.104-106，Feb.2009」に開示されている。

　近年のＣＭＯＳ技術の進展に伴い、制御ＬＳＩにも論理回路のみならず高速Ｉ／Ｏ（ＣＤＲ回路他）等の集積が可能になってきた。しかしながら、バースト信号対応の特殊仕様のＣＤＲ回路をＬＳＩに搭載することは技術、コストの両面で得策ではない。制御ＬＳＩにおいてバースト信号を処理できるようにするためには、従来、図４１に示したようにＣＤＲ回路２０１で抽出したクロックの位相変化を許容できるようにするためにデータ信号をデマルチプレクサ２０２で低速にパラレル展開することが必要であった。このような構成では、ＣＤＲ回路２０１と制御ＬＳＩ２０３の双方にパラレル数分のバッファが必要になるため、消費電力が増加し、またパラレル数分の配線の等長化のために装置のサイズが増大してしまうという問題点があった。

　一方、連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩにシリアルデータ信号を直接入力するためには、連続信号対応のＣＤＲ回路が周波数同期外れ等で動作不安定にならないようにする必要がある。この種の技術として、特開平３－１６６８３６号広報に開示されている構成を図４２に示す。図４２に示す信号多重装置は、フリップフロップ回路（以下、Ｆ／Ｆとする）３と、ＰＬＬ型のクロック再生回路３０とから構成される。クロック再生回路３０は、位相比較器３１と、ローパスフィルタ（Low Pass Filter、以下、ＬＰＦとする）３２と、電圧制御発振器（Voltage Controlled Oscillator、以下、ＶＣＯとする）３３と、セレクタ３４とから構成される。

　図４３Ａ～図４３Ｅは信号多重装置の動作を説明するタイミングチャートである。位相比較器３１は、入力データ４と再生クロック７の位相比較を行い、入力データ４と再生クロック７の位相差を表す位相差信号を出力する。ＬＰＦ３２は、位相差信号を積分して制御信号に変換する。ＶＣＯ３３は、制御信号の電圧に応じた周波数の再生クロック３５を出力する。セレクタ３４は、入力データ４が入力される通常時には再生クロック３５を選択し、再生クロック７として出力する。こうして、入力データレート周波数と同一周波数の再生クロック７を生成することができる。

　再生クロック７は、Ｆ／Ｆ３のクロック端子に入力され、Ｆ／Ｆ３のデータ入力端子に入力される入力データ４のリタイミングに使用される。これにより、Ｆ／Ｆ３から再生データ６が出力される。
　一方、入力データ４が欠落して無信号となった場合、セレクタ３４は、切替信号３７に従って入力データ４の補完信号であるＩＤＬＥ信号３６を選択して出力する。こうして、間欠的に入力データ４が欠落した場合でも常時ＰＬＬの動作が安定するよう、ＶＣＯ３３から出力される再生クロック３５とほぼ同一周波数のＩＤＬＥ信号３６を欠落期間（無信号期間）において多重化して位相比較器３０に入力することにより、図４３Ｄに示すようにクロック再生回路３０の動作が安定化される。

　しかしながら、図４２に示した信号多重装置では、入力データ４が欠落して無信号となった場合、Ｆ／Ｆ３から出力される再生データ６が欠落期間を含んだ信号となるため、信号多重装置の後段に連続信号対応のＣＤＲ回路を接続した場合、ＣＤＲ回路の動作が不安定となり、信号に対するＣＤＲ回路の応答時間が非常に長くなるという問題点があった。

　さらに、図４２に示した構成をＰＯＮシステムに適用すると、クロック再生回路自体の位相同期時間も長くなるケースが生じてしまう。この位相同期時間の伸長は、ＰＯＮシステムの上り信号に使用されるバースト信号間の位相関係がランダムであることに起因する。ＩＤＬＥ信号３６と直後のバースト信号の位相関係が逆位相となる最悪のケースでは、入力データ４が無信号からバースト信号に切り替わる時点においてＩＤＬＥ信号３６とバースト信号の位相関係が急激に反転するため、ＰＬＬの位相同期に要する引き込み時間が長くかかってしまう。したがって、このときの再生クロック７で識別再生された再生データ６には、先頭からＰＬＬの引き込み時間分の期間、ビット誤りが生じる。

　つまり、図４２に示した構成をＰＯＮシステムに適用した場合、すなわちＯＬＴの制御ＬＳＩの前段においてバースト信号を連続信号化する信号多重装置として用いた場合、あるいは制御ＬＳＩのシリアル入力ポートに実装される信号多重装置として用いた場合のいずれにおいても、連続信号対応のＣＤＲ回路の応答時間が非常に長くなることを回避できないため、上りの伝送効率が低下してしまうという問題点があった。

　本発明の目的は、上記従来の問題点を解決し、連続信号対応の汎用的なＣＤＲ回路の高速応答を可能にするバースト信号－連続信号変換機能を有する簡易な信号多重装置を実現することにある。

　本発明の信号多重装置は、入力信号及びこの入力信号の少なくとも１つの補完信号のうちいずれか１つを選択して出力する選択回路と、この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の１の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とするものである。

　また、本発明の信号多重装置は、入力信号のタイミングに合うように再生クロックの位相を調整して、前記入力信号とタイミングの合った再生クロックを出力するクロック再生回路と、前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記識別回路の出力信号及びこの出力信号の少なくとも１つの補完信号のうちいずれか１つを選択して出力する選択回路とを備え、前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の１の周波数であり、前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とするものである。

　本発明によれば、入力信号の無信号期間の一部に補完信号を多重化し、この多重化した連続信号を識別再生することにより、連続信号化された再生データを出力することが可能になる。これにより、本発明では、信号多重装置の後段に接続する連続信号対応の汎用的なＣＤＲ回路の応答速度を著しく低下させる懸念がなくなるため、連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩにシリアルデータ信号を入力することが容易になる。したがって、本発明では、連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩにシリアルデータ信号を入力することが容易になるので、ＰＯＮシステム用装置の小型化、低コスト化、低消費電力化ならびにＰＯＮシステムの伝送効率の向上を図ることができる。また、本発明では、周波数及び信号パターンの少なくとも一方が異なる複数の信号のうちいずれか１つを補完信号として選択することが可能なので、制御ＬＳＩの誤動作の問題を回避することができる。

　また、本発明では、入力信号の無信号期間の一部において識別回路の出力信号に補完信号を多重化することにより、連続信号化された再生データを出力することが可能になる。これにより、本発明では、信号多重装置の後段に接続する連続信号対応の汎用的なＣＤＲ回路の応答速度を著しく低下させる懸念がなくなる。したがって、本発明では、連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩにシリアルデータ信号を入力することが容易になるので、ＰＯＮシステム用装置の小型化、低コスト化、低消費電力化ならびにＰＯＮシステムの伝送効率の向上を図ることができる。また、本発明では、周波数及び信号パターンの少なくとも一方が異なる複数の信号のうちいずれか１つを補完信号として選択することが可能なので、制御ＬＳＩの誤動作の問題を回避することができる。

図１は、本発明の第１実施例に係る信号多重装置の構成を示すブロック図である。図２Ａ－図２Ｆは、本発明の第１実施例に係る信号多重装置の動作を説明するタイミングチャートである。図３は、本発明の第２実施例に係る信号多重装置の構成を示すブロック図である。図４は、本発明の第２実施例に係る信号多重装置におけるゲーティング回路の構成の１例を示す回路図である。図５は、本発明の第２実施例に係る信号多重装置におけるゲート付き電圧制御発振器の構成の１例を示す回路図である。図６Ａ－図６Ｉは、本発明の第２実施例に係る信号多重装置の動作を説明するタイミングチャートである。図７は、本発明の第３実施例に係る信号多重装置の構成を示すブロック図である。図８は、本発明の第３実施例に係る信号多重装置におけるゲート付き電圧制御発振器と電圧制御発振器の構成の１例を示す回路図である。図９Ａ－図９Ｊは、本発明の第３実施例に係る信号多重装置の動作を説明するタイミングチャートである。図１０は、本発明の第４実施例に係る信号多重装置の構成を示すブロック図である。図１１Ａ－図１１Ｉは、本発明の第４実施例に係る信号多重装置の動作を説明するタイミングチャートである。図１２は、本発明の第４実施例においてゲーティング回路への入力信号がＩＤＬＥ信号から２番目のバースト信号に切り替わる際の再生クロックの位相変化を示す図である。図１３は、本発明の第５実施例に係る信号多重装置の構成を示すブロック図である。図１４は、本発明の第６実施例に係る信号多重装置の構成を示すブロック図である。図１５は、本発明の第７実施例に係る信号多重装置の構成を示すブロック図である。図１６Ａ－図１６Ｊは、本発明の第７実施例に係る信号多重装置の動作を説明するタイミングチャートである。図１７は、本発明の第８実施例に係る信号多重装置の構成を示すブロック図である。図１８Ａ－図１８Ｊは、本発明の第８実施例に係る信号多重装置の動作を説明するタイミングチャートである。図１９は、本発明の第９実施例に係る信号多重装置の構成を示すブロック図である。図２０は、本発明の第１０実施例に係る信号多重装置の構成を示すブロック図である。図２１Ａ－図２１Ｅは、本発明の第１０実施例に係る信号多重装置の動作を説明するタイミングチャートである。図２２は、本発明の第１１実施例に係る信号多重装置の構成を示すブロック図である。図２３Ａ－図２３Ｆは、本発明の第１１実施例に係る信号多重装置の動作を説明するタイミングチャートである。図２４は、本発明の第１２実施例に係る信号多重装置の構成を示すブロック図である。図２５Ａ－図２５Ｈは、本発明の第１２実施例に係る信号多重装置の動作を説明するタイミングチャートである。図２６は、本発明の第１３実施例に係る信号多重装置の構成を示すブロック図である。図２７Ａ－図２７Ｉは、本発明の第１３実施例に係る信号多重装置の動作を説明するタイミングチャートである。図２８は、本発明の第１４実施例に係る信号多重装置の構成を示すブロック図である。図２９Ａ－図２９Ｊは、本発明の第１４実施例に係る信号多重装置の動作を説明するタイミングチャートである。図３０は、本発明の第１５実施例に係る信号多重装置の構成を示すブロック図である。図３１Ａ－図３１Ｊは、本発明の第１５実施例に係る信号多重装置の動作を説明するタイミングチャートである。図３２は、本発明の第１６実施例に係る信号多重装置の構成を示すブロック図である。図３３Ａ－図３３Ｈは、本発明の第１６実施例に係る信号多重装置の動作を説明するタイミングチャートである。図３４は、本発明の第１７実施例に係る信号多重装置の構成を示すブロック図である。図３５は、本発明の第１８実施例に係る信号多重装置の構成を示すブロック図である。図３６は、本発明の第１９実施例に係る信号多重装置の構成を示すブロック図である。図３７は、本発明の第２０実施例に係る信号多重装置の構成を示すブロック図である。図３８は、本発明の第２１実施例に係る信号多重装置の構成を示すブロック図である。図３９は、本発明の第２２実施例に係る信号多重装置のセレクタを示す図である。図４０は、本発明の第２３実施例に係る信号多重装置のセレクタを示す図である。図４１は、従来の局舎側装置の受信装置の構成の一例を示すブロック図である。図４２は、従来の信号多重装置の構成を示すブロック図である。図４３Ａ－図４３Ｅは、従来の信号多重装置の動作を説明するタイミングチャートである。

　［第１実施例］
　以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１実施例に係る信号多重装置の構成を示すブロック図であり、図４２と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、選択回路となるセレクタ１と、識別回路となるＦ／Ｆ３と、クロック再生回路３０ａとから構成される。クロック再生回路３０ａは、位相比較器３１と、ＬＰＦ３２と、ＶＣＯ３３とから構成される。本実施例の信号多重装置は、ＣＤＲ回路において入力部にセレクタ１を設け、入力データ４と入力データ４の補完信号であるＩＤＬＥ信号１６とを切替信号１７に基づき切替えて選択することにより、Ｆ／Ｆ３とクロック再生回路３０ａとからなるＣＤＲコア部への入力信号を生成することを最も主要な特徴とする。図４２に示した従来の信号多重装置との主な相違は、セレクタ１の配置箇所である。

　本実施例の信号多重装置の動作を図２Ａ～図２Ｆのタイミングチャートを参照して説明する。入力データ４として、無信号期間を含むバースト信号が入力された場合、無信号期間が長くなってしまうとＰＬＬ型のクロック再生回路３０ａの動作が不安定になる。この問題を解決するため、無信号期間において入力データ４にＩＤＬＥ信号１６を多重化し、常時安定した再生クロック７を出力できるようにする。このようなＩＤＬＥ信号１６の多重化は、セレクタ１に与える切替信号１７を、図２Ｃに示すように無信号期間だけＨｉｇｈとすることで実現できる。セレクタ１は、切替信号１７がＨｉｇｈの場合、ＩＤＬＥ信号１６を選択して出力し、切替信号１７がＬｏｗの場合、入力データ４を選択して出力する。

　セレクタ１の切替制御に必要な切替信号１７は、図示しない切替信号生成部から供給してもらうことができる。切替信号生成部としては、ＰＯＮシステムの通信タイミング制御機能を有し、信号受信期間を把握する機能を有するＬＳＩであるＭＡＣ－ＩＣがある（例えばＩＥＥＥ　８０２．３ａｖ規格参照）。また、無信号検出回路を用いて切替信号１７を発生させることもできる。無信号検出回路を用いた切替信号生成部の構成は、特開平３－１６６８３６号広報などに開示されている。
　なお、切替信号１７がＬｏｗのときに、セレクタ１がＩＤＬＥ信号１６を選択するようにしてもよいことは言うまでもない。

　ＩＤＬＥ信号１６の周波数は、好ましくは入力データレート周波数のほぼ１／２に設定される。この場合、ＩＤＬＥ信号１６は、入力データ４のデータレートにおける０１０１信号に相当し、入力データ４と同じ周期のパルスとなる。このようなＩＤＬＥ信号１６は、制御ＬＳＩ（ＭＡＣ－ＩＣ）からのシステムクロックに同期した発振器（不図示）や、再生クロック７を１／２に分周する分周器（不図示）などによって発生させることができる。また、ＩＤＬＥ信号を特定の繰り返しパターンを持った信号とするため、パターン発生回路（不図示）を設けても良い。

　このようにして図１のＡ点において、バースト信号にＩＤＬＥ信号１６を多重化し、周波数が均一な連続信号を生成することができる。ＩＤＬＥ信号１６を、周波数安定度の高い外部発振器から供給した場合、この周波数の均一性を容易に高めることが可能である。クロック再生回路３０ａは、この周波数がほぼ一定の連続信号に位相同期するだけでクロック再生できるため、常時安定して再生クロック７を出力できるようになる。

　動作の詳細は以下の通りである。位相比較器３１は、多重化された入力信号とＶＣＯ３３から出力される再生クロック７との位相差を検出する。位相比較器３１から出力される位相差信号は、ＬＰＦ３２により低周波成分のみが抽出され、制御信号としてＶＣＯ３３の位相（周波数）制御端子に入力される。ＶＣＯ３３は、制御信号の電圧に応じてクロックを生成することにより、入力データ４と等しい周波数の再生クロック７を出力する。入力データ４の無信号期間中においても、ＩＤＬＥ信号１６に同期した再生クロック７が出力されるため、常時安定したクロック再生が可能になっている。ここまでの動作は、図４２に示した従来例と同様である。

　一方、本実施例においては、セレクタ１がクロック再生回路３０ａの内部ではなく、信号多重装置の入力部に配置されているため、Ｆ／Ｆ３への入力信号も、入力データ４の無信号期間中にＩＤＬＥ信号１６が多重化された連続信号となっている。Ｆ／Ｆ３は、この多重化された連続信号を再生クロック７の所定のタイミング（例えば再生クロック７の立ち上がり）でリタイミングして、再生データ６を出力する。したがって、連続信号化された低ジッタな再生データ６を出力することが可能になる。

　このように、本実施例では、周波数がほぼ一定の連続信号化された再生データ６を生成できるため、信号多重装置の後段に連続信号対応の汎用的なＣＤＲ回路を接続した場合においても、このＣＤＲ回路の周波数同期が外れる懸念がなくなり、連続信号対応のＣＤＲ回路がその位相同期時間内にクロック再生およびデータ再生を終えることが可能になる。また、本実施例は、入力データ４の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のＣＤＲ回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。

　さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のＣＤＲ回路との間で連続信号を受け渡す手段となるため、ＣＤＲ回路との容量結合が可能となり、直流レベルが異なるＣＤＲ回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とＩＤＬＥ信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩに対してシリアルデータを直接入力できるようになるため、ＰＯＮシステム用装置の小型化、低コスト化、低消費電力化ならびにＰＯＮシステムの伝送効率の向上を図ることができる。

　なお、ＩＤＬＥ信号１６の周波数は、入力データレート周波数の１／２に限定されるものではなく、入力データレート周波数の整数分の１の周波数であればよく、例えば入力データレート周波数の１／４の周波数であっても構わない。

［第２実施例］
　次に、本発明の第２実施例について説明する。図３は本発明の第２実施例に係る信号多重装置の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ１と、Ｆ／Ｆ３と、クロック再生回路３０ｂとから構成される。図１に例示した第１実施例との相違は、クロック再生回路３０ｂを、ゲーティング回路１０と、ゲート付きの電圧制御発振器であるゲーティッドＶＣＯ（以下、Ｇ－ＶＣＯとする）１１とから構成したことである。

　図４はゲーティング回路１０の構成の１例を示す回路図である。ゲーティング回路１０は、一方の入力端子にセレクタ１の出力信号が入力され、他方の入力端子がプルアップされたＮＡＮＤ１００と、ＮＡＮＤ１００の出力を入力とするインバータ１０１と、インバータ１０１の出力を入力とするインバータ１０２と、一方の入力端子にセレクタ１の出力信号が入力され、他方の入力端子にインバータ１０２の出力が入力されるＮＡＮＤ１０３とから構成される。

　Ｇ－ＶＣＯ１１は、文献「J.Terada，et al.，“Jitter-reduction and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit”，in 2009 IEEE International Solid-State Circuits Conference Digest，pp.104-106，Feb.2009」に開示されているように、多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。図５はＧ－ＶＣＯ１１の構成の１例を示す回路図である。Ｇ－ＶＣＯ１１は、一方の入力端子にゲーティング回路１０の出力が入力され、他方の入力端子にＧ－ＶＣＯ１１の出力が入力されるＮＡＮＤ１１０と、ＮＡＮＤ１１０の出力を入力とするインバータ１１１と、インバータ１１１の出力を入力とするインバータ１１２と、一端がインバータ１１１の出力端子およびインバータ１１２の入力端子に接続され、他端の容量制御端子がＧ－ＶＣＯ１１の周波数制御端子に接続された可変容量１１３とから構成される。なお、本実施例では、Ｇ－ＶＣＯ１１の周波数制御端子は、Ｇ－ＶＣＯ１１が出力する再生クロック７の周波数が入力データレート周波数と等しくなる電位が与えられている。

　本実施例の信号多重装置の動作を第１実施例との相違を中心に説明する。図６Ａ～図６Ｉは本実施例の信号多重装置の動作を説明するタイミングチャートである。なお、図６Ａは２番目のバースト信号の位相が１／４ビット遅れた場合の入力データ４を示し、図６Ｂは位相に遅れが無い場合の入力データ４を示している。図６Ｅの信号（図３のＡ点の信号）、図６Ｆのゲーティング回路１０の出力、図６Ｈの再生クロック７、および図６Ｉの再生データ６は、全てバースト信号の位相が１／４ビット遅れた場合について記載されたものである。また、図６Ｇのゲーティング回路１０の出力は、入力データ４の位相に遅れが無い場合について記載されたものである。

　ゲーティング回路１０は、入力信号が「０」から「１」に遷移したときに立ち下がり、例えばＴ／２（Ｔは入力データ４の周期）後に立ち上がる幅がＴ／２のエッジパルスを出力する。

　Ｇ－ＶＣＯ１１から出力される再生クロック７の位相は、ゲーティング回路１０から出力されるエッジパルスにより制御される。すなわち、Ｇ－ＶＣＯ１１は、ゲーティング回路１０から例えば値が「０」のエッジパルスが出力されたときはリセットされ「０」を出力し、エッジパルスの出力が終了してゲーティング回路１０の出力が「１」になった途端に発振を始め、ゲーティング回路１０の出力が「１」の間は発振を続ける。Ｇ－ＶＣＯ１１を、入力データ４のデータレート周波数と等しい周波数で発振するようにすれば、再生クロック７の位相が入力データ４の位相と瞬時に合うように調整される。

　このように、エッジパルスの遷移に瞬時に同期した再生クロック７を出力できるため、第１実施例と異なり、バースト信号間の相対位相がずれた場合においても高速応答が可能である。第１実施例と同様に、ＩＤＬＥ信号１６の周波数を入力データレート周波数のほぼ１／２に設定することで、図６Ｅに示すようにデータレート周波数がほぼ均一なＩＤＬＥ信号１６を入力データ４の無信号期間において多重化した多重化信号（連続信号）を生成することができる。ＩＤＬＥ信号１６を、周波数安定度の高い外部発振器から供給した場合、この周波数の均一性を容易に高めることができる。

　このようなＩＤＬＥ信号１６の多重化は、セレクタ１に与える切替信号１７を、図６Ｄに示すように無信号期間だけＨｉｇｈとすることで実現できる。セレクタ１の切替制御に必要な切替信号１７は、図示しない切替信号生成部から供給してもらうことができる。切替信号生成部としては、第１実施例で説明したＭＡＣ－ＩＣがある。また、無信号検出回路を用いて切替信号１７を発生させることもできる。無信号検出回路を用いた切替信号生成部の構成は、特開平３－１６６８３６号広報などに開示されている
　なお、第１実施例で説明したとおり、切替信号１７がＬｏｗのときに、セレクタ１がＩＤＬＥ信号１６を選択するようにしてもよい。

　ゲーティング回路１０は、入力データ４が「０」から「１」に遷移したときにエッジパルスを出力するため、図６Ａに示す２番目のバースト信号のように１番目のバースト信号および直前のＩＤＬＥ信号１６に対して位相が相対的に１／４ビット遅れている場合、その遅れを反映したエッジパルスを２番目のバースト信号のタイミングから出力し始める。そして、ゲーティング回路１０は、図６Ａに示す２番目のバースト信号が終わった直後からの無信号期間では、ＩＤＬＥ信号１６が「０」から「１」に遷移したときにエッジパルスを出力する。このゲーティング回路１０の動作は、如何なる位相で入力されるバースト信号およびＩＤＬＥ信号１６に対しても、これらの信号にタイミングの合ったエッジパルスを出力できることを意味する。

　Ｇ－ＶＣＯ１１は、ゲーティング回路１０から出力されるエッジパルスにより、発振位相が瞬時に制御されるため、如何なる位相で入力されるバースト信号およびＩＤＬＥ信号１６に対しても、これらの信号の始まりのときから信号にタイミングの合った再生クロック７を出力することができる。
　本実施例では、Ｆ／Ｆ３への入力信号（図３のＡ点の信号）が、入力データ４とＩＤＬＥ信号１６とが多重化された連続信号となっている。したがって、再生クロック７を用いて入力信号をＦ／Ｆ３で識別再生すれば、ビット誤りのない連続信号を再生データ６として出力することができる。

［第３実施例］
　次に、本発明の第３実施例について説明する。図７は本発明の第３実施例に係る信号多重装置の構成を示すブロック図であり、図１、図３と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ１と、Ｆ／Ｆ３と、クロック再生回路３０ｃとから構成される。図３に例示した第２実施例との主な相違は、Ｇ－ＶＣＯ１１ａの後段にＶＣＯ１２を備えたこと、およびＶＣＯ１２から出力される再生クロック７の１／２分周信号をＩＤＬＥ信号２７として使用することである。また、クロック再生回路３０ｃには、ＶＣＯ１２の他に、周波数比較器２と、分周器２５，２６とが追加されている。周波数比較器２と、ＶＣＯ１２と、分周器２５，２６とは、周波数同期ループを構成している。また、分周器２５は、再生クロック７の１／２分周信号をＩＤＬＥ信号２７としてセレクタ１に入力する帰還回路を構成している。

　分周器２５は、ＶＣＯ１２から出力される再生クロック７を１／２に分周する。さらに、分周器２６は、分周器２５から出力されるクロックを１／３２に分周する。その結果、周波数比較器２には、再生クロック７の１／６４分周信号が入力される。周波数比較器２は、再生クロック７の１／６４分周信号の周波数と、入力データレート周波数の１／６４の周波数の参照クロック５との周波数差を反映した電圧（周波数制御信号８）を生成する。こうして、周波数比較器２と分周器２５，２６とにより、再生クロック７の分周信号の周波数を参照クロック５の周波数に合わせるように閉ループ制御が行われる。この閉ループ制御で生成された周波数制御信号８は、ＶＣＯ１２のみならずＧ－ＶＣＯ１１ａの周波数制御端子にも入力される。

　ここで、好ましくは、ＶＣＯ１２は、Ｇ－ＶＣＯ１１ａと同一の回路構成を有する。Ｇ－ＶＣＯ１１ａおよびＶＣＯ１２は、例えば文献「J.Terada，et al.，“Jitter-reduction and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit”，in 2009 IEEE International Solid-State Circuits Conference Digest，pp.104-106，Feb.2009」に開示されているように、多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。

　図８はＧ－ＶＣＯ１１ａとＶＣＯ１２の構成の１例を示す回路図である。Ｇ－ＶＣＯ１１ａの構成は第２実施例のＧ－ＶＣＯ１１と同様である。ＶＣＯ１２は、一方の入力端子がプルアップされ、他方の入力端子（ＶＣＯ１２の入力端子）にＧ－ＶＣＯ１１ａから出力されるクロックとＶＣＯ１２の出力である再生クロック７とが入力されるＮＡＮＤ１２０と、ＮＡＮＤ１２０の出力を入力とするインバータ１２１と、インバータ１２１の出力を入力とし、再生クロック７を出力するインバータ１２２と、一端がインバータ１２１の出力端子およびインバータ１２２の入力端子に接続され、他端の容量制御端子がＶＣＯ１２の周波数制御端子に接続された可変容量１２３とから構成される。

　以上のような構成のＧ－ＶＣＯ１１ａの周波数制御端子とＶＣＯ１２の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号８を入力すれば、Ｇ－ＶＣＯ１１ａとＶＣＯ１２の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路３０ｃに、クロック周波数と同一のデータレート周波数の入力データが入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。

　次に、本実施例の信号多重装置の動作を説明する。図９Ａ～図９Ｊは本実施例の信号多重装置の動作を説明するタイミングチャートである。なお、図９Ａは２番目のバースト信号の位相が１／４ビット遅れた場合の入力データ４を示し、図９Ｂは位相に遅れが無い場合の入力データ４を示している。図９ＣのＩＤＬＥ信号２７、図９Ｆの信号（図７のＡ点の信号）、図９Ｇのゲーティング回路１０の出力、図９Ｉの再生クロック７、および図９Ｊの再生データ６は、全てバースト信号の位相が１／４ビット遅れた場合について記載されたものである。また、図９ＤのＩＤＬＥ信号２７、図９Ｈのゲーティング回路１０の出力は、入力データ４の位相に遅れが無い場合について記載されたものである。

　Ｇ－ＶＣＯ１１ａは、ゲーティング回路１０から値が「０」のエッジパルスが出力されたときはリセットされ「０」を出力し、エッジパルスの出力が終了してゲーティング回路１０の出力が「１」になった途端に発振を始め、ゲーティング回路１０の出力が「１」の間は発振を続ける。こうして、Ｇ－ＶＣＯ１１ａにおいては、出力クロックの位相が入力データ４の位相と瞬時に合うように調整される。

　ＶＣＯ１２には、Ｇ－ＶＣＯ１１ａから出力される、入力データ４と位相の合ったクロックと、ＶＣＯ１２自身の出力である再生クロック７とが重ね合せて入力されるようになっているため、再生クロック７の位相は、Ｇ－ＶＣＯ１１ａの出力クロックの位相と合うように（すなわち、入力データ４の位相と合うように）調整される。ただし、再生クロック７の位相は、ＶＣＯ１２自身の帰還信号の影響も受けるため、再生クロック７の位相に与えるＧ－ＶＣＯ１１ａの出力の影響が低減される。このため、入力データ４のジッタに応じてＧ－ＶＣＯ１１ａの出力クロックのジッタが増大した場合においても、再生クロック７がＧ－ＶＣＯ１１ａの出力の影響を受け難くなり、再生クロック７のジッタを低減することができる。ジッタを抑圧できるということは、入力データ４に対する瞬時応答特性が悪化することを意味する。しかし、図４２や図１に例示したＰＬＬ構成のクロック再生回路を用いる信号多重装置と比較すると、本実施例の信号多重装置は、はるかに高速な応答（数ビット程度以内）を維持することができる。

　このように、本実施例では、ゲーティング回路１０から出力されるエッジパルスの遷移に高速に同期した再生クロック７を出力できるため、第１実施例と異なり、バースト信号間の相対位相がずれた場合においても正常に動作する。また、本実施例では、再生クロック７の１／２分周信号をＩＤＬＥ信号２７として使用するため、第１実施例、第２実施例と同様に、バースト信号の無信号期間にＩＤＬＥ信号１６を多重化し、周波数がほぼ均一な多重化信号を生成することができる。本実施例では、ＩＤＬＥ信号２７をクロック再生回路３０ｃから取り出しているため、外部の発振回路が不要になり、信号多重装置の小型化、低消費電力化を図ることができる。

　ＩＤＬＥ信号２７の多重化は、セレクタ１に与える切替信号１７を、図９Ｅに示すように無信号期間だけＨｉｇｈとすることで実現できる。このような切替信号１７を出力する切替信号生成部については、第１実施例、第２実施例で説明した構成で実現することができる。第１実施例、第２実施例と同様に、切替信号１７がＬｏｗのときに、セレクタ１がＩＤＬＥ信号２７を選択するようにしてもよい。

　ゲーティング回路１０は、入力データ４が「０」から「１」に遷移したときにエッジパルスを出力するため、図９Ａに示す２番目のバースト信号のように１番目のバースト信号および直前のＩＤＬＥ信号２７に対して位相が相対的に１／４ビット遅れている場合、その遅れを反映したエッジパルスを２番目のバースト信号のタイミングから出力し始める。そして、ゲーティング回路１０は、図９Ａに示す２番目のバースト信号が終わった直後からの無信号期間では、ＩＤＬＥ信号２７が「０」から「１」に遷移したときにエッジパルスを出力する。このゲーティング回路１０の動作は、如何なる位相で入力されるバースト信号およびＩＤＬＥ信号２７に対しても、これらの信号にタイミングの合ったエッジパルスを出力できることを意味する。

　ＶＣＯ１２は、ゲーティング回路１０からＧ－ＶＣＯ１１ａ経由で出力されるパルスにより、発振位相が高速に制御されるため、如何なる位相で入力されるバースト信号およびＩＤＬＥ信号２７に対しても、これらの信号のほぼ始まりのときから信号とタイミングが合致し且つジッタが低減された再生クロック７を出力することができる。
　本実施例では、Ｆ／Ｆ３への入力信号（図７のＡ点の信号）が、入力データ４とＩＤＬＥ信号２７とが多重化された連続信号となっている。したがって、再生クロック７を用いて入力信号をＦ／Ｆ３で識別再生すれば、ビット誤りのない連続信号を再生データ６として出力することができる。

　このように、本実施例では、周波数がほぼ一定でかつ低ジッタの連続信号化された再生データ６を生成できるため、信号多重装置の後段に連続信号対応の汎用的なＣＤＲ回路を接続した場合においても、このＣＤＲ回路の周波数同期が外れる懸念がなくなり、連続信号対応のＣＤＲ回路がその位相同期時間内にクロック再生およびデータ再生を終えることが可能になる。また、本実施例は、入力データ４の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のＣＤＲ回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。

　なお、ＩＤＬＥ信号２７の周波数は、再生クロック７の周波数（入力データレート周波数）の整数分の１の周波数であればよい。
　また、参照クロック５の周波数は、入力データレート周波数の１／６４の周波数に限定されることなく、１／３２などの周波数であって構わない。つまり、分周器２５，２６のトータルの分周比がｎ（ｎは２以上の整数）である場合、周波数比較器２に入力データレート周波数の１／ｎの周波数の参照クロック５を入力すれば、再生クロック７の周波数を安定化することができる。

［第４実施例］
　次に、本発明の第４実施例について説明する。図１０は本発明の第４実施例に係る信号多重装置の構成を示すブロック図であり、図１、図３、図７と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ１と、Ｆ／Ｆ３と、クロック再生回路３０ｄとから構成される。図５に例示した第３実施例との相違は、Ｇ－ＶＣＯ１１ａの出力とＶＣＯ１２の入力との間にバッファ増幅器１４を配置したことと、分周比２の分周器２５を分周比４の分周器２５ｄに変更したことと、分周比３２の分周器２６を分周比１６の分周器２６ｄに変更したことである。本実施例では、分周器２５ｄの分周比が４であるため、再生クロック７の１／４分周信号をＩＤＬＥ信号２８として使用することになる。分周器２５ｄは、再生クロック７の１／４分周信号をＩＤＬＥ信号２８としてセレクタ１に入力する帰還回路を構成している。

　Ｇ－ＶＣＯ１１ａとＶＣＯ１２の構成は第３実施例で説明したとおりである。Ｇ－ＶＣＯ１１ａの周波数制御端子とＶＣＯ１２の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号８を入力すれば、Ｇ－ＶＣＯ１１ａとＶＣＯ１２の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路３０ｄに、クロック周波数と同一のデータレート周波数の入力データが入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。

　次に、本実施例の信号多重装置の動作を説明する。図１１Ａ～図１１Ｉは本実施例の信号多重装置の動作を説明するタイミングチャートである。なお、図１１Ａは２番目のバースト信号の位相が１／２ビット遅れた場合の入力データ４を示し、図１１Ｂは位相に遅れが無い場合の入力データ４を示している。図１１Ｅの信号（図１０のＡ点の信号）、図１１Ｆのゲーティング回路１０の出力、および図１１Ｇ～図１１Ｈの再生クロック７は、全てバースト信号の位相が１／２ビット遅れた場合について記載されたものである。図１１Ｇ～図１１Ｉのうち、図１１Ｇの再生クロック７は本実施例の信号多重装置によって出力されるクロックを示し、図１１Ｈの再生クロック７はバッファ増幅器１４を無くしてＧ－ＶＣＯ１１ａとＶＣＯ１２を直結した場合に出力されるクロックを示し、図１１Ｉの再生クロック７は２番目のバースト信号の直前のタイミングで再生が行われた場合のクロックを示している。

　ゲーティング回路１０とＧ－ＶＣＯ１１ａの動作は第３実施例と同様であるので、説明は省略する。
　ＶＣＯ１２には、Ｇ－ＶＣＯ１１ａから出力される、入力データ４と位相の合ったクロックと、ＶＣＯ１２自身の出力である再生クロック７とが重ね合せて入力されるようになっているため、再生クロック７の位相は、Ｇ－ＶＣＯ１１ａの出力クロックの位相と合うように（すなわち、入力データ４の位相と合うように）調整される。ただし、再生クロック７の位相は、ＶＣＯ１２自身の帰還信号の影響も受けるため、再生クロック７の位相に与えるＧ－ＶＣＯ１１ａの出力の影響が低減される。

　さらに、本実施例では、Ｇ－ＶＣＯ１１ａとＶＣＯ１２との間にバッファ増幅器１４を設けることにより、バッファ増幅器１４がＧ－ＶＣＯ１１ａの出力信号を減衰させるため、再生クロック７の位相に与えるＧ－ＶＣＯ１１ａの影響がより一層低減される。このようにバッファ増幅器１４を設けることにより、再生クロック７の位相同期に要する応答時間が長くなるため、ＩＤＬＥ信号２８とバースト信号との間の位相の急激な変化を緩和することができる。

　ＩＤＬＥ信号２８としては、入力データ４のデータレートにおける００１１信号と同等な、再生クロック７の１／４分周信号が使用される。したがって、図１１Ｅに示すようにデータレート周波数がほぼ均一なＩＤＬＥ信号２８を入力データ４の無信号期間において多重化した多重化信号（連続信号）を得ることができる。ＩＤＬＥ信号２８の多重化は、セレクタ１に与える切替信号１７を、図１１Ｄに示すように無信号期間だけＨｉｇｈとすることで実現できる。このような切替信号１７を出力する切替信号生成部については、第１実施例～第３実施例で説明した構成で実現することができる。第１実施例～第３実施例と同様に、切替信号１７がＬｏｗのときに、セレクタ１がＩＤＬＥ信号２８を選択するようにしてもよい。

　ゲーティング回路１０は、入力データ４が「０」から「１」に遷移したときにエッジパルスを出力するため、図１１Ａに示す２番目のバースト信号のように１番目のバースト信号および直前のＩＤＬＥ信号２８に対して位相が相対的に１／２ビット遅れている場合、その遅れを反映したエッジパルスを２番目のバースト信号のタイミングから出力し始める。ここまでの動作は第３実施例と同じである。

　ゲーティング回路１０から出力されるエッジパルスは、Ｇ－ＶＣＯ１１ａおよびバッファ増幅器１４を経由してＶＣＯ１２に入力される。ここで、Ｇ－ＶＣＯ１１ａの出力信号がバッファ増幅器１４によって弱められてＶＣＯ１２に入力されることで、ＶＣＯ１２の位相同期確立に遅れが生じる。図１１Ｇの例では、このときの応答時間（位相同期確立の遅れ）をｔ０からｔ１までの時間として表している。この例では、位相同期の確立は８ビット分遅れている。

　比較のため、バッファ増幅器１４が無く、Ｇ－ＶＣＯ１１ａとＶＣＯ１２とが直結されている場合の再生クロック７を図１１Ｈに示す。この場合は、ＶＣＯ１２がＧ－ＶＣＯ１１ａの出力信号にほぼ瞬時に位相同期することになる。
　図１２に、ゲーティング回路１０への入力信号がＩＤＬＥ信号２８から２番目のバースト信号に切り替わる際の図１１Ｇ、図１１Ｈの再生クロック７の位相変化を示す。図１２の２２０は図１１Ｇに示した本実施例の再生クロック７の位相変化を示し、２２１は図１１Ｈの再生クロック７の位相変化を示している。クロック再生回路３０ｄが瞬時に位相同期する図１１Ｈの場合、２２１のように再生クロック７の位相はｔ０において急激に変化する。一方、本実施例によれば、ｔ０においては、図１１Ｉに示した第２バースト直前の位相状態を継続し、ｔ０～ｔ１に至るまでの期間で徐々に位相同期を確立し、ｔ１において図１１Ｈに示した瞬時応答特性に追いつくように動作する。このようにして、２２０のように、再生クロック７の位相変化を滑らかにすることができる。

　本実施例では、Ｆ／Ｆ３への入力信号（図１０のＡ点の信号）が、入力データ４とＩＤＬＥ信号２８とが多重化された連続信号となっている。図１２で説明したように、急激な位相変化を緩和した再生クロック７を用いて入力信号をＦ／Ｆ３で識別再生すれば、周波数がほぼ一定で、かつＩＤＬＥ信号区間とバースト信号区間の間の位相が滑らかに変化する低ジッタな連続信号を、再生データ６として出力することができる。

　このような再生データ６の出力により、本実施例では、信号多重装置の後段に連続信号対応の汎用的なＣＤＲ回路を接続した場合においても、このＣＤＲ回路の周波数同期が外れる懸念がなくなると同時に、再生データ６の位相変化が滑らかになったことで連続信号対応のＣＤＲ回路の位相同期にかかる時間を大幅に短縮できるため、より高速なクロック再生およびデータ再生が可能になる。また、本実施例は、入力データ４の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のＣＤＲ回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。

　さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のＣＤＲ回路との間で連続信号を受け渡す手段となるため、ＣＤＲ回路との容量結合が可能となり、直流レベルが異なるＣＤＲ回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とＩＤＬＥ信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩに対してシリアルデータを直接入力できるようになるため、ＰＯＮシステム用装置の小型化、低コスト化、低消費電力化ならびにＰＯＮシステムのより一層の伝送効率の向上を図ることができる。

　なお、ＩＤＬＥ信号２８の周波数は、再生クロック７の周波数（入力データレート周波数）の整数分の１の周波数であればよい。
　また、参照クロック５の周波数は、入力データレート周波数の１／６４の周波数に限定されることなく、１／１６などの周波数であって構わない。つまり、分周器２５ｄ，２６ｄのトータルの分周比がｎ（ｎは２以上の整数）である場合、周波数比較器２に入力データレート周波数の１／ｎの周波数の参照クロック５を入力すれば、再生クロック７の周波数を安定化することができる。

［第５実施例］
　次に、本発明の第５実施例について説明する。図１３は本発明の第５実施例に係る信号多重装置の構成を示すブロック図であり、図１、図３、図７、図１０と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ１と、Ｆ／Ｆ３と、クロック再生回路３０ｅと、切替信号生成部となる無信号検出回路４０とから構成される。図１０に例示した第４実施例との相違は、バッファ増幅器１４の代わりに減衰器１５を設けたことと、分周比４の分周器２５ｄを分周比２の分周器２５に変更したことと、分周比１６の分周器２６ｄを分周比８の分周器２６ｅに変更したことと、入力データ４の無信号期間を検出する無信号検出回路４０を設けたことである。

　分周器２５の分周比を２としたことで、第４実施例と比較してＩＤＬＥ信号２７の周波数が２倍になるが、第３実施例と同様に、データレート周波数がほぼ均一なＩＤＬＥ信号２７をバースト信号の無信号期間に多重化した多重化信号を生成できることに変わりはない。
　分周器２５，２６ｅのトータルの分周比が１６になったため、周波数比較器２に入力される分周信号の周波数も入力データレート周波数の１／１６になるが、参照クロック５の周波数も入力データレート周波数の１／１６に設定すれば、周波数比較器２は正常に動作する。

　また、本実施例では、Ｇ－ＶＣＯ１１ａの出力とＶＣＯ１２の入力との間に減衰器１５を設けることにより、Ｇ－ＶＣＯ１１ａの出力信号が弱められてＶＣＯ１２に入力されるため、図１０に例示した第４実施例と同様に再生クロック７の位相同期に要する応答時間が長くなり、ＩＤＬＥ信号２７とバースト信号との間の位相の急激な変化を緩和することができる。減衰器１５は、受動素子で構成することができる。したがって、バッファ増幅器１４を用いる第４実施例と比較して、回路の小型化、低消費電力化および歩留まりの向上を図ることができる。

　さらに、本実施例では、無信号検出回路４０を設け、その検出出力をセレクタ１への切替信号２９とすることで、ＭＡＣなど上位レイヤでは把握することが困難なＯＮＵの故障時なども含めて、確実に無信号期間を検出することができ、バースト信号の無信号期間にＩＤＬＥ信号２７を多重化した多重化信号を生成できるようになる。無信号検出回路４０としては、例えば入力データ４と所定の閾値とを比較する比較器を用いることができる。このような比較器においては、入力データ４のレベルが閾値以下のときに、無信号であると判定して、Ｈｉｇｈレベルの切替信号２９を出力すればよい。この切替信号２９に応じて、セレクタ１は、ＩＤＬＥ信号２７を選択して出力する。

　本実施例では、外部の無信号検出回路がなくても、信号多重装置単独でバースト信号の無信号期間にＩＤＬＥ信号２７を多重化する動作を実行できるため、接続できる装置の自由度の向上ならびに装置の小型化、低コスト化も図ることができる。また、図１０に例示した第４実施例と同様に、本実施例においても急激な位相変化を緩和した再生クロック７を再生することができる。この再生クロック７を用いて入力信号をＦ／Ｆ３で識別再生すれば、周波数がほぼ一定で、かつＩＤＬＥ信号区間とバースト信号区間の間の位相が滑らかに変化する低ジッタな連続信号を、再生データ６として出力することができる。

　さらに、本実施例の信号多重装置は、光受信装置と連続信号対応のＣＤＲ回路との間で連続信号を受け渡す手段となるため、ＣＤＲ回路との容量結合が可能となり、直流レベルが異なるＣＤＲ回路とも容易に接続できる。以上説明したように、本実施例では、簡易な構成でバースト信号とＩＤＬＥ信号とを多重化できる手段を提供することができ、かつ連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩに対してシリアルデータを直接入力できるようになるため、ＰＯＮシステム用装置の小型化、低コスト化、低消費電力化、高信頼化ならびにＰＯＮシステムのより一層の伝送効率の向上を図ることができる。

［第６実施例］
　次に、本発明の第６実施例について説明する。図１４は本発明の第６実施例に係る信号多重装置の構成を示すブロック図であり、図１、図３、図７、図１０、図１３と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ１と、Ｆ／Ｆ３と、クロック再生回路３０ｅと、無信号検出回路４０と、ＯＲ回路４１とから構成される。本実施例は、図１３に例示した第５実施例の変形例で、第５実施例との相違は、セレクタ１への切替信号４２を、無信号検出回路４０の出力信号とビットレート判定信号４３とのＯＲ処理で生成していることである。

　例えば、本実施例の信号多重装置が１０Ｇｂｐｓ対応の装置で、かつ１Ｇｂｐｓと１０Ｇｂｐｓのデュアルレート対応のＯＬＴに適用する場合、無信号期間に加えて１Ｇｂｐｓのデータレートの期間においてもＩＤＬＥ信号２７を多重化して多重化信号を生成することが必要になる。無信号検出回路４０の出力が無信号期間でＨｉｇｈになり、ビットレート判定信号４３が１ＧｂｐｓのデータレートのときにＨｉｇｈになり、１０ＧｂｐｓのデータレートのときにＬｏｗになるとすると、ＯＲ回路４１は、１０Ｇｂｐｓの入力データ４が入力される以外の全期間において切替信号４２をＨｉｇｈにする。

　したがって、図１４のＡ点においてＩＤＬＥ信号２７の多重化によりデータレートがほぼ１０Ｇｂｐｓに均一化された連続信号を生成することができる。このようなＩＤＬＥ信号２７の多重化に必要なビットレート判定信号４３は、図示しない切替信号生成部から供給してもらうことができる。このときの切替信号生成部の例としては、ＭＡＣ－ＩＣがある。

　以上のように、本実施例では、デュアルレートＰＯＮシステムに対応した信号多重装置を実現することができ、装置の小型化、低コスト化、低消費電力化ならびにＰＯＮシステムの伝送効率の向上を図ることができる。
　なお、無信号検出回路４０を必ずしも信号多重装置に備える必要はなく、第１実施例～第４実施例で例示したように、信号多重装置の外部に備える構成としてもよい。例えば、制限増幅器などに内蔵されている無信号検出回路からの出力を利用してもよい。

［第７実施例］
　次に、本発明の第７実施例について説明する。図１５は本発明の第７実施例に係る信号多重装置の構成を示すブロック図であり、図１、図３、図７、図１０、図１３、図１４と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ１と、Ｆ／Ｆ３と、クロック再生回路３０ｆと、無信号検出回路４０と、ＯＲ回路４１とから構成される。本実施の信号多重装置は、図７に例示した第３実施例の信号多重装置に、ロックはずれ検出器９と無信号検出回路４０とＯＲ回路４１とを設け、ロックはずれ検出器９の出力と無信号検出回路４０の出力とをＯＲ処理してセレクタ１への切替信号４４として使用する形態となっている。

　基本的な動作は、第３実施例と同様であり、無信号期間中に再生クロック７の１／２分周信号をＩＤＬＥ信号２７として多重化することで、クロック再生回路３０ｆにおいてＡ点の信号のエッジパルスの遷移に高速に同期した再生クロック７を出力する。そして、再生クロック７を用いて入力信号（Ａ点の信号）をＦ／Ｆ３で識別再生する。したがって、ビット誤りのない連続信号を再生データ６として出力することができる。

　しかしながら、電源投入直後などにおいて、周波数同期ループの周波数同期が確立されるまでの期間、再生クロック７が不安定になるケースも考えられる。図１６Ａ～図１６Ｊはこのときの動作を示すタイミングチャートである。図１６Ｆは電源投入直後などにおいて不安定になっている再生クロック７を示し、図１６Ｇは安定な再生クロック７を示している。図１６Ｆでは、時刻ｔ２までの期間において、再生クロック７が不安定になっている。図１６Ｈのロックはずれ検出器９の出力、図１６Ｉの切替信号４４、図１６Ｊの再生データ６は、全て、再生クロック７がｔ２までの期間、不安定になった場合について記載されたものである。

　なお、本実施例では、セレクタ１は、切替信号４４がＬｏｗの場合、ＩＤＬＥ信号２７を選択して出力し、切替信号４４がＨｉｇｈの場合、入力データ４を選択して出力するようになっている。また、無信号検出回路４０は、入力データ４が無信号のときにＬｏｗを出力する。

　再生クロック７が不安定な期間においてＩＤＬＥ信号２７を多重化し続けると、不安定な再生クロック７の分周信号が帰還され続けるため、信号多重装置の動作が非常に不安定になってしまう。このような動作不安定性は、ロックはずれ検出器９の出力信号をセレクタ１の切替信号４４として利用することで回避できる。ロックはずれ検出器９は、周波数比較器２の出力信号（周波数制御信号８）に基づき、再生クロック７の周波数が入力データレート周波数から所定の値（例えば１０００ｐｐｍ）以上ずれた場合にＨｉｇｈを出力する。このようなロックはずれ検出器９の出力信号を切替信号４４としてセレクタ１に与えることにより、セレクタ１は、無信号状態になっている入力データ側を選択する。したがって、不安定なＩＤＬＥ信号２７を選択しないようにすることができるので、電源投入直後などに信号多重装置の動作が不安定になることを避けることができる。

　セレクタ１への切替信号４４は、ロックはずれ検出器９の出力と無信号検出回路４０の出力とのＯＲ処理で生成されるようになっている。このため、ロックはずれの期間に加えて入力データ４に信号が存在する期間においてもセレクタ１が入力データ４を選択するように制御できる。したがって、本実施例では、電源投入直後などに信号多重装置の動作が不安定になることを避けることができ、周波数同期ループが定常状態に達した後は、入力データ４の無信号期間にＩＤＬＥ信号２７を多重化した連続信号を再生データ６として出力できるようになる。

　なお、本実施例は、図１５に例示した構成に限定されることなく、図１０や図１３に示したようにＧ－ＶＣＯ１１ａとＶＣＯ１２との間にバッファ増幅器１４や減衰器１５を備えた構成であっても構わない。バッファ増幅器１４や減衰器１５を設けた場合には、ジッタ低減効果を得ることができる。

［第８実施例］
　次に、本発明の第８実施例について説明する。図１７は本発明の第８実施例に係る信号多重装置の構成を示すブロック図であり、図１、図３、図７、図１０、図１３～図１５と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ１と、Ｆ／Ｆ３と、クロック再生回路３０ｇと、無信号検出回路４０と、ＯＲ回路４１とから構成される。本実施例は、図１５に例示した第７実施例の変形例である。第７実施例と比較すると、セレクタ１への切替信号４５を無信号検出回路４０の出力のみにしたことと、Ｇ－ＶＣＯ１１ａの出力とＶＣＯ１２の入力との間にスイッチ２０を設け、ロックはずれ検出器９の出力信号をスイッチ２０のオン／オフを制御する信号として使用することが異なっている。

　本実施例では、電源投入直後などにおいて、周波数同期ループの周波数同期が確立されるまでの期間、再生クロック７が不安定になるケースを回避するため、スイッチ２０の適応制御を行う。つまり、スイッチ２０は、ロックはずれ検出器９が周波数同期ループのロックはずれを検出してＨｉｇｈを出力した場合、オフとなり、ロックはずれ検出器９がＬｏｗを出力した場合、オンとなる。制御信号に応じてオン／オフを制御できるスイッチ２０は、公知のようにトランジスタ回路などで容易に実現することができる。

　図１８Ａ～図１８Ｊは本実施例の信号多重装置の動作を説明するタイミングチャートである。図１８Ｆは電源投入直後などにおいて不安定になっている再生クロック７を示し、図１８Ｇは安定な再生クロック７を示している。図１８Ｆでは、時刻ｔ２までの期間において、再生クロック７が不安定になっている。図１８Ｈのロックはずれ検出器９の出力、図１８Ｉのスイッチ２０の出力、図１８Ｊの再生データ６は、全て、再生クロック７がｔ２までの期間、不安定になった場合について記載されたものである。

　ロックはずれ検出器９の出力によってスイッチ２０を制御することにより、周波数同期はずれの期間において、無信号検出回路４０が無信号を検出してセレクタ１が不安定なＩＤＬＥ信号２７を選択している場合においても、不安定なＩＤＬＥ信号２７により乱されたＧ－ＶＣＯ１１ａの出力がＶＣＯ１２へ伝達されることを防ぐことができ、周波数同期ループが不安定な状態に陥ることを回避することができる。一方、周波数同期が確立している期間では、無信号検出回路４０の出力に応じて、入力データ４の無信号期間に、安定したＩＤＬＥ信号２７を多重化することができる。こうして、本実施例では、第７実施例と同様の効果を得ることができる。

　なお、周波数同期はずれの期間に、不安定な信号のＶＣＯ１２への伝達を遮断できれば良いので、スイッチ２０をゲーティング回路１０の出力とＧ－ＶＣＯ１１ａの入力との間に設けるようにしてもよい。
　さらに、本実施例は、図１７に例示した構成に限定されることなく、図１０や図１３に示したようにＧ－ＶＣＯ１１ａとＶＣＯ１２との間にバッファ増幅器１４や減衰器１５を備えた構成であっても構わない。バッファ増幅器１４や減衰器１５を設けた場合には、ジッタ低減効果を得ることができる。

　なお、図１５、図１７に例示した第７実施例、第８実施例において、ＩＤＬＥ信号２７は、入力データレート周波数（再生クロック７の周波数）の１／２に限定されるものではなく、入力データレート周波数の整数分の１の周波数であればよく、例えば入力データレート周波数の１／４の周波数であっても構わない。
　また、参照クロック５の周波数は、入力データレート周波数の１／６４の周波数に限定されることなく、１／３２などの周波数であって構わない。つまり、分周器２５，２６のトータルの分周比がｎ（ｎは２以上の整数）である場合、周波数比較器２に入力データレート周波数の１／ｎの周波数の参照クロック５を入力すれば、再生クロック７の周波数を安定化することができる。

［第９実施例］
　次に、本発明の第９実施例について説明する。図１９は本発明の第９実施例に係る信号多重装置の構成を示すブロック図であり、図１、図３、図７、図１０、図１３～図１５、図１７と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ１と、Ｆ／Ｆ３と、クロック再生回路３０ｈとから構成される。本実施例の信号多重装置は、図１０に例示した第４実施例の信号多重装置にＶＣＯ１３を追加し、周波数同期ループを周波数比較器２とＶＣＯ１３と分周器２５ｄ，２６ｄとから構成し、この周波数同期ループで生成した周波数制御信号８をＧ－ＶＣＯ１１ａおよびＶＣＯ１２に供給する形態となっている。分周器２５ｄは、ＶＣＯ１３の出力クロックの１／４分周信号をＩＤＬＥ信号２８としてセレクタ１に入力する帰還回路を構成している。

　本実施例の信号多重装置の動作を第４実施例との相違を中心に説明する。ＶＣＯ１３は、好ましくはＧ－ＶＣＯ１１ａ、ＶＣＯ１２と同一の回路構成を有する。Ｇ－ＶＣＯ１１ａ、ＶＣＯ１２の構成は、第３実施例で説明したとおりである。ＶＣＯ１３は、Ｇ－ＶＣＯ１１ａと同様のタイミング制御用ゲート回路の一方の入力端子をプルアップし、タイミング制御用ゲート回路の他方の入力端子にＶＣＯ１３の出力を帰還するようにしたものである。
　周波数比較器２は、分周器２６ｄから出力される１／３２分周信号の周波数と、入力データレート周波数の１／３２の周波数の参照クロック５との周波数差を反映した電圧（周波数制御信号８）を生成し、ＶＣＯ１３の周波数制御端子に入力する。こうして、周波数比較器２と分周器２５ｄ、分周器２６ｄとにより、ＶＣＯ１３の出力の分周信号の周波数を参照クロック５の周波数に合わせるように閉ループ制御が行われる。

　以上のような構成のＧ－ＶＣＯ１１ａの周波数制御端子とＶＣＯ１２の周波数制御端子とＶＣＯ１３の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号８を入力すれば、Ｇ－ＶＣＯ１１ａとＶＣＯ１２，１３の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路３０ｈに、クロック周波数と同一のデータレート周波数の入力データ４が入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。

　図１０に例示した第４実施例と比較するとＶＣＯ１３の追加で回路規模や消費電力が増大する一方、周波数同期ループをエッジパルス通過経路から切り離すことができるので、所望のデータレートと異なる入力データ４が入力された場合であっても、常時安定した周波数制御信号８を出力することが可能になる。その他の動作は、第４実施例と同様である。

　本実施例では、図１１Ａ～図１１Ｉのタイミングチャートに示したように、ＩＤＬＥ信号２８とバースト信号との間で位相が急激に変化した場合でも、バッファ増幅器１４の効果により、その位相変化を滑らかにすることができる。Ｆ／Ｆ３への入力信号（図１９のＡ点の信号）は入力データ４とＩＤＬＥ信号２８とが多重化された連続信号となっており、急激な位相変化を緩和した再生クロック７を用いて入力信号をＦ／Ｆ３で識別再生すれば、周波数がほぼ一定で、かつＩＤＬＥ信号区間とバースト信号区間の間の位相が滑らかに変化する低ジッタな連続信号を、再生データ６として出力することができる。

　なお、本実施例の信号多重装置は、図１９に例示した形態に限定されることなく、図７に例示した第３実施例や図１３、図１４に例示した第５実施例、第６実施例の信号多重装置にＶＣＯ１３を追加し、周波数制御信号８をＶＣＯ１３の閉ループ制御で生成する構成であっても構わない。
　ＩＤＬＥ信号２８は、入力データレート周波数（再生クロック７の周波数）の１／４に限定されるものではなく、入力データレート周波数の整数分の１の周波数であればよい。

　また、参照クロック５の周波数は、入力データレート周波数の１／６４の周波数に限定されることなく、１／１６などの周波数であって構わない。つまり、分周器２５ｄ，２６ｄのトータルの分周比がｎ（ｎは２以上の整数）である場合、周波数比較器２に入力データレート周波数の１／ｎの周波数の参照クロック５を入力すれば、再生クロック７の周波数を安定化することができる。

　また、ゲーティング回路１０は、第２実施例～第９実施例に例示したものに限定されることなく、入力信号が「１」から「０」に遷移したときにエッジパルスを出力する形態であっても構わない。
　また、第１実施例～第９実施例に例示した信号多重装置を、必ずしも制御ＬＳＩの外部に配置する必要はなく、制御ＬＳＩの内部に設けても構わない。信号多重装置を制御ＬＳＩの内部に設ける場合、装置のより一層の小型化、低コスト化および低消費電力化を図ることができる。
　また再生クロック７の周波数は、第１実施例～第９実施例に例示したように入力データ４の周波数と同一であるものの他、必要に応じて入力データ４の周波数の整数分の一の周波数としてもよい。
　また、第１実施例～第９実施例では、入力信号４の無信号区間を入力信号４の補完信号であるＩＤＬＥ信号で完全に補完される場合で説明したが、無信号区間の開始点より遅れて切替信号が出力された場合や、セレクタでの信号切替に遅延を生じる場合などでは、無信号区間の一部しかＩＤＬＥ信号で補完されない状態となる。その場合でも、補完してなお残る無信号区間が数百ｎｓ程度であれば、ほとんどの後段回路では問題なく、本発明の効果は十分得られる。

［第１０実施例］
　次に、本発明の第１０実施例について説明する。図２０は本発明の第１０実施例に係る信号多重装置の構成を示すブロック図であり、図４２と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、識別回路となるＦ／Ｆ３と、クロック再生回路３０ａと、選択回路となるセレクタ３８，３９とから構成される。クロック再生回路３０ａは、位相比較器３１と、ＬＰＦ３２と、ＶＣＯ３３とから構成される。本実施例の信号多重装置は、ＣＤＲ回路においてＦ／Ｆ３の出力部にセレクタ３８を備え、再生データ６と再生データ６の補完信号であるＩＤＬＥ信号５３とを切替信号４７に基づき切り替えて出力する。また、セレクタ３８の入力部にセレクタ３９を設け、ＩＤＬＥ信号５１とＩＤＬＥ信号５２とを切替信号４８に基づき切り替えて、ＩＤＬＥ信号５３としてセレクタ３８に入力する。

　本実施例の信号多重装置の動作を図２１Ａ～図２１Ｅのタイミングチャートを参照して説明する。なお、図２１Ａ～図２１Ｅでは、セレクタ３９がＩＤＬＥ信号５１を選択して、ＩＤＬＥ信号５３として出力している場合について記載されている。入力データ４として、無信号期間を含むバースト信号が入力された場合、再生データ６中の無信号期間が長くなってしまうと、後段に接続される連続信号対応のＣＤＲ回路の動作が不安定となる。この問題を解決するため、入力データ４の無信号期間において再生データ６にＩＤＬＥ信号５３を多重化し、常時安定した再生データ１９を出力できるようにする。このようなＩＤＬＥ信号５３の多重化は、セレクタ３８に与える切替信号４７を、図２１Ｃに示すように入力データ４の無信号期間だけＨｉｇｈとすることで実現できる。セレクタ３８は、切替信号４７がＨｉｇｈの場合、ＩＤＬＥ信号５３を選択して出力し、切替信号４７がＬｏｗの場合、再生データ６を選択して出力する。

　セレクタ３８の切替制御に必要な切替信号４７は、図示しない切替信号生成部から供給してもらうことができる。切替信号生成部としては、ＰＯＮシステムの通信タイミング制御機能を有し、信号受信期間を把握する機能を有するＬＳＩであるＭＡＣ－ＩＣがある。また、無信号検出回路を用いて切替信号４７を発生させることもできる。無信号検出回路を用いた切替信号生成部の構成は、特開平３－１６６８３６号広報などに開示されている。
　なお、切替信号４７がＬｏｗのときに、セレクタ３８がＩＤＬＥ信号５３を選択するようにしてもよいことは言うまでもない。

　ＩＤＬＥ信号５１の周波数は、好ましくは入力データレート周波数のほぼ１／２に設定される。この場合、ＩＤＬＥ信号５１は、入力データ４のデータレートにおける「０１０１」信号に相当し、入力データ４と同じ周期のパルスとなる。また、ＩＤＬＥ信号５２の周波数は、好ましくは入力データレート周波数のほぼ１／４に設定される。この場合、ＩＤＬＥ信号５２は、入力データ４のデータレートにおける「００１１」信号に相当する。ＩＤＬＥ信号５１は、制御ＬＳＩ（ＭＡＣ－ＩＣ）からのシステムクロックに同期した外部発振器（不図示）や、再生クロック７を１／２に分周する分周器（不図示）などによって発生させることができる。同様に、ＩＤＬＥ信号５２は、外部発振器や、再生クロック７を１／４に分周する分周器などによって発生させることができる。また、ＩＤＬＥ信号５１，５２を特定の繰り返しパターンを持った信号とするため、パターン発生回路（不図示）を設けても良い。

　動作の詳細は以下の通りである。位相比較器３１は、入力データ４とＶＣＯ３３から出力される再生クロック７との位相差を検出する。位相比較器３１から出力される位相差信号は、ＬＰＦ３２により低周波成分のみが抽出され、制御信号としてＶＣＯ３３の位相（周波数）制御端子に入力される。ＶＣＯ３３は、制御信号の電圧に応じてクロックを生成することにより、入力データ４と等しい周波数の再生クロック７を出力する。Ｆ／Ｆ３は、入力データ４を再生クロック７の所定のタイミング（例えば再生クロック７の立ち上がり）でリタイミングして、再生データ６を出力する。ここまでの動作は、図４２に示した従来例と同様である。本実施例では、波形の劣化した入力データ４を受信する可能性のある信号多重装置において、入力部と識別回路との間に他の回路が加わることがなく、波形に影響を与えることが無い。

　また、本実施例においては、セレクタ３８がクロック再生回路３０ａの内部ではなく、信号多重装置の出力部に配置されているため、セレクタ３８から出力される再生データ１９が、入力データ４の無信号期間中にＩＤＬＥ信号５３が多重化された連続信号となっている。

　このように、本実施例では、周波数がほぼ一定の連続信号化された再生データ１９を生成できるため、信号多重装置の後段に連続信号対応の汎用的なＣＤＲ回路を接続した場合においても、このＣＤＲ回路の周波数同期が外れる懸念がなくなり、連続信号対応のＣＤＲ回路がその位相同期時間内にクロック再生およびデータ再生を終えることが可能になる。また、本実施例は、入力データ４の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のＣＤＲ回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。

　ただし、本実施例の信号多重装置の後段に接続される制御ＬＳＩ（ＭＡＣ－ＩＣ）において再生データ１９の特定の繰り返しパターンを検出、利用する場合、「０１０１」のパターンを有するＩＤＬＥ信号５１のみでは制御ＬＳＩの誤動作を引き起こす可能性もある。そこで、前述のとおり例えばＩＤＬＥ信号５１を「０１０１」信号、ＩＤＬＥ信号５２を「００１１」信号とし、信号多重装置の後段に接続される制御ＬＳＩの種類に応じてＩＤＬＥ信号５１とＩＤＬＥ信号５２とを切替信号４８によって切り替えることで、制御ＬＳＩの誤動作の問題を回避する。この切り替えにより、どのようなタイプの制御ＬＳＩ（ＭＡＣ－ＩＣ）とも接続可能で、最適なＩＤＬＥ信号５３を利用可能な信号多重装置とすることができる。特に誤動作の恐れが無い場合においては、信号多重装置の後段に接続される連続信号対応のＣＤＲ回路の高速化のために、再生データ６に多重化するＩＤＬＥ信号５３として高い周波数成分を持った「０１０１」信号を用いた方が望ましい。

　なお、セレクタ３９がＩＤＬＥ信号５１とＩＤＬＥ信号５２のどちらを選択すべきかは、後段の制御ＬＳＩの種類によって決まるので、信号多重装置の動作中に切り替える必要はなく、ＩＤＬＥ信号の選択は固定されている。信号多重装置を用いるユーザは、あらかじめ制御ＬＳＩの種類に応じて切替信号４８をＨｉｇｈまたはＬｏｗのどちらかに固定しておけばよい。これにより、ＩＤＬＥ信号５１またはＩＤＬＥ信号５２のどちらかがセレクタ３９によって選択される。

［第１１実施例］
　次に、本発明の第１１実施例について説明する。図２２は本発明の第１１実施例に係る信号多重装置の構成を示すブロック図であり、図２０と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、選択回路となるセレクタ１８，４６と、Ｆ／Ｆ３と、クロック再生回路３０ａとから構成される。図２０に例示した第１０実施例との相違は、入力部にセレクタ１８を備え、入力データ４とＩＤＬＥ信号５３とを切替信号４７に基づいて切り替えて、ＣＤＲコア部であるＦ／Ｆ３とクロック再生回路３０ａとに入力することにある。また、セレクタ１８の入力部にセレクタ４６を設け、ＩＤＬＥ信号５１とＩＤＬＥ信号５２とを切替信号４８に基づき切り替えて、ＩＤＬＥ信号５３としてセレクタ１８に入力する。

　この信号多重装置の動作を図２３Ａ～図２３Ｆのタイミングチャートを参照して説明する。なお、図２３Ａ～図２３Ｆでは、セレクタ４６がＩＤＬＥ信号５１を選択して、ＩＤＬＥ信号５３として出力している場合について記載されている。入力データ４として、無信号期間を含むバースト信号が入力された場合、無信号期間が長くなってしまうとＰＬＬ型のクロック再生回路３０ａの動作が不安定になる場合がある。この問題を解決するため、無信号期間において入力データ４にＩＤＬＥ信号５３を多重化し、常時安定した再生クロック７を出力できるようにする。このようなＩＤＬＥ信号５３の多重化は、セレクタ１８に与える切替信号４７を、図２３Ｃに示すように入力データ４の無信号期間だけＨｉｇｈとすることで実現できる。セレクタ１８は、切替信号４７がＨｉｇｈの場合、ＩＤＬＥ信号５３を選択して出力し、切替信号４７がＬｏｗの場合、入力データ４を選択して出力する。

　セレクタ１８の切替制御に必要な切替信号４７は、図示しない切替信号生成部から供給してもらうことができる。切替信号生成部としては、ＰＯＮシステムの通信タイミング制御機能を有し、信号受信期間を把握する機能を有するＬＳＩであるＭＡＣ－ＩＣがある。また、無信号検出回路を用いて切替信号４７を発生させることもできる。無信号検出回路を用いた切替信号生成部の構成は、特開平３－１６６８３６号広報などに開示されている。
　なお、切替信号４７がＬｏｗのときに、セレクタ１８がＩＤＬＥ信号５３を選択するようにしてもよいことは言うまでもない。

　第１０実施例と同様に、ＩＤＬＥ信号５１の周波数は、好ましくは入力データレート周波数のほぼ１／２に設定される。この場合、ＩＤＬＥ信号５１は、入力データ４のデータレートにおける「０１０１」信号に相当し、入力データ４と同じ周期のパルスとなる。また、ＩＤＬＥ信号５２の周波数は、好ましくは入力データレート周波数のほぼ１／４に設定される。この場合、ＩＤＬＥ信号５２は、入力データ４のデータレートにおける「００１１」信号に相当する。ＩＤＬＥ信号５１は、制御ＬＳＩ（ＭＡＣ－ＩＣ）からのシステムクロックに同期した外部発振器や、再生クロック７を１／２に分周する分周器などによって発生させることができる。同様に、ＩＤＬＥ信号５２は、外部発振器や、再生クロック７を１／４に分周する分周器などによって発生させることができる。また、ＩＤＬＥ信号５１，５２を特定の繰り返しパターンを持った信号とするため、パターン発生回路（不図示）を設けても良い。

　このようにして図２２のＡ点において、バースト信号にＩＤＬＥ信号５３を多重化し、周波数が均一な連続信号を生成することができる。ＩＤＬＥ信号５１，５２を、非常に周波数安定度の高い外部発振器から供給した場合、この周波数の均一性を容易に高めることが可能である。クロック再生回路３０ａは、この周波数がほぼ一定の連続信号に位相同期するだけでクロックを再生できるため、常時安定して再生クロック７を出力できるようになる。

　動作の詳細は以下の通りである。位相比較器３１は、多重化された入力信号とＶＣＯ３３から出力される再生クロック７との位相差を検出する。位相比較器３１から出力される位相差信号は、ＬＰＦ３２により低周波成分のみが抽出され、制御信号としてＶＣＯ３３の位相（周波数）制御端子に入力される。ＶＣＯ３３は、制御信号の電圧に応じてクロックを生成することにより、入力データ４と等しい周波数の再生クロック７を出力する。入力データ４の無信号期間中においても、ＩＤＬＥ信号５３に同期した再生クロック７が出力されるため、常時安定したクロック再生が可能になっている。ここまでの動作は、図４２に示した従来例と同様である。

　一方、本実施例においては、セレクタ１８がクロック再生回路３０ａの内部ではなく、信号多重装置の入力部に配置されているため、Ｆ／Ｆ３への入力信号も、入力データ４の無信号期間中にＩＤＬＥ信号５３が多重化された連続信号となっている。Ｆ／Ｆ３は、この多重化された連続信号を再生クロック７の所定のタイミング（例えば再生クロック７の立ち上がり）でリタイミングして、再生データ６を出力する。したがって、連続信号化された低ジッタな再生データ６を出力することが可能になる。

　ただし、本実施例の信号多重装置の後段に接続される制御ＬＳＩ（ＭＡＣ－ＩＣ）において再生データ６の特定の繰り返しパターンを検出、利用する場合、「０１０１」のパターンを有するＩＤＬＥ信号５１のみでは制御ＬＳＩの誤動作を引き起こす可能性もある。そこで、前述のとおり例えばＩＤＬＥ信号５１を「０１０１」信号、ＩＤＬＥ信号５２を「００１１」信号とし、信号多重装置の後段に接続される制御ＬＳＩの種類に応じてＩＤＬＥ信号５１とＩＤＬＥ信号５２とを切替信号４８によって切り替えることで、制御ＬＳＩの誤動作の問題を回避する。この切り替えにより、どのようなタイプの制御ＬＳＩ（ＭＡＣ－ＩＣ）とも接続可能で、最適なＩＤＬＥ信号５３を利用可能な信号多重装置とすることができる。特に誤動作の恐れが無い場合においては、信号多重装置の後段に接続される連続信号対応のＣＤＲ回路の高速化のために、入力データ４に多重化するＩＤＬＥ信号５３として高い周波数成分を持った「０１０１」信号を用いた方が望ましい。

［第１２実施例］
　次に、本発明の第１２実施例について説明する。図２４は本発明の第１２実施例に係る信号多重装置の構成を示すブロック図であり、図２０、図２２と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、Ｆ／Ｆ３と、クロック再生回路３０ｂと、セレクタ３８，３９とから構成される。図２０に例示した第１０実施例との相違は、クロック再生回路３０ｂを、ゲーティング回路１０と、Ｇ－ＶＣＯ１１とから構成したことである。

　ゲーティング回路１０の構成は図４に示したとおりである。Ｇ－ＶＣＯ１１の構成は図５に示したとおりである。なお、本実施例では、Ｇ－ＶＣＯ１１の周波数制御端子は、Ｇ－ＶＣＯ１１が出力する再生クロック７の周波数が入力データレート周波数と等しくなる電位に固定されている。

　本実施例の信号多重装置の動作を第１０実施例との相違を中心に説明する。図２５Ａ～図２５Ｈは本実施例の信号多重装置の動作を説明するタイミングチャートである。図２５Ａは２番目のバースト信号の位相が１／４ビット遅れた場合の入力データ４を示し、図２５Ｂは位相に遅れが無い場合の入力データ４を示している。図２５Ｅのゲーティング回路１０の出力、図２５Ｇの再生クロック７、および図２５Ｈの再生データ６は、全てバースト信号の位相が１／４ビット遅れた場合について記載されたものである。また、図２５Ｆのゲーティング回路１０の出力は、入力データ４の位相に遅れが無い場合について記載されたものである。なお、図２５Ａ～図２５Ｈでは、セレクタ３９がＩＤＬＥ信号５１を選択して、ＩＤＬＥ信号５３として出力している場合について記載されている。

　ゲーティング回路１０は、入力データ４が「０」から「１」に遷移したときに立ち下がり、例えばＴ／２（Ｔは入力データ４の周期）後に立ち上がる幅がＴ／２のエッジパルスを出力する。

　Ｇ－ＶＣＯ１１から出力される再生クロック７の位相は、ゲーティング回路１０から出力されるエッジパルスにより制御される。すなわち、Ｇ－ＶＣＯ１１は、ゲーティング回路１０から例えば値が「０」のエッジパルスが出力されたときはリセットされ「０」を出力し、エッジパルスの出力が終了してゲーティング回路１０の出力が「１」になった途端に発振を始め、ゲーティング回路１０の出力が「１」の間は発振を続ける。Ｇ－ＶＣＯ１１を、入力データ４のデータレート周波数と等しい周波数で発振するようにすれば、再生クロック７の位相が入力データ４の位相と瞬時に合うように調整される。
　このように、エッジパルスの遷移に瞬時に同期した再生クロック７を出力できるため、第１０実施例と異なり、バースト信号間の相対位相がずれた場合においても高速応答が可能である。

　ゲーティング回路１０は、入力データ４が「０」から「１」に遷移したときにエッジパルスを出力するため、図２５Ａに示す２番目のバースト信号のように１番目のバースト信号に対して位相が相対的に１／４ビット遅れている場合、その遅れを反映したエッジパルスを２番目のバースト信号のタイミングから出力し始める。このゲーティング回路１０の動作は、如何なる位相で入力されるバースト信号に対しても、これらの信号にタイミングの合ったエッジパルスを出力できることを意味する。Ｇ－ＶＣＯ１１は、ゲーティング回路１０から出力されるエッジパルスにより、発振位相が瞬時に制御されるため、如何なる位相で入力されるバースト信号に対しても、これらの信号の先頭から信号にタイミングの合った再生クロック７を出力することができる。したがって、入力データ４に無信号期間があったとしても、第１０実施例で述べたようなＰＬＬ型のクロック再生回路３０ａと異なり、動作が不安定となることがない。

　第１０実施例と同様に、再生データ６に多重化するＩＤＬＥ信号５３の周波数を入力データレート周波数の整数分の１の周波数、例えば１／２または１／４の周波数に設定することで、データレート周波数がほぼ均一なＩＤＬＥ信号５３を入力データ４の無信号期間において多重化した多重化信号（連続信号）である再生データ１９を生成することができる。ＩＤＬＥ信号５１，５２を、周波数安定度の高い外部発振器から供給した場合、この周波数の均一性を容易に高めることができる。

　ＩＤＬＥ信号５３の多重化は、セレクタ３８に与える切替信号４７を、図２５Ｄに示すように入力データ４の無信号期間だけＨｉｇｈとすることで実現できる。セレクタ３８の切替制御に必要な切替信号４７は、図示しない切替信号生成部から供給してもらうことができる。切替信号生成部としては、第１０実施例で説明したＭＡＣ－ＩＣがある。また、無信号検出回路を用いて切替信号４７を発生させることもできる。無信号検出回路を用いた切替信号生成部の構成は、特開平３－１６６８３６号広報などに開示されている
　なお、第１０実施例で説明したとおり、切替信号４７がＬｏｗのときに、セレクタ３８がＩＤＬＥ信号５３を選択するようにしてもよい。

　このように、本実施例では、周波数がほぼ一定でかつ低ジッタの連続信号化された再生データ１９を生成できるため、信号多重装置の後段に連続信号対応の汎用的なＣＤＲ回路を接続した場合においても、このＣＤＲ回路の周波数同期が外れる懸念がなくなり、連続信号対応のＣＤＲ回路がその位相同期時間内にクロック再生およびデータ再生を終えることが可能になる。また、本実施例は、入力データ４の識別再生機能を備えた信号多重装置であるため、高速信号を伝送する場合においても光受信装置と連続信号対応のＣＤＲ回路との距離を延伸することが可能になり、装置の配置自由度を向上させることができる。

　本実施例においても、例えばＩＤＬＥ信号５１を前述の「０１０１」信号、ＩＤＬＥ信号５２を前述の「００１１」信号とし、信号多重装置の後段に接続される制御ＬＳＩの種類に応じてＩＤＬＥ信号５１とＩＤＬＥ信号５２とを切替信号４８によって切り替えることで、制御ＬＳＩの誤動作の問題を回避することができる。特に誤動作の恐れが無い場合においては、信号多重装置の後段に接続される連続信号対応のＣＤＲ回路の高速化のために、再生データ６に多重化するＩＤＬＥ信号５３として高い周波数成分を持った「０１０１」信号を用いた方が望ましい。

［第１３実施例］
　次に、本発明の第１３実施例について説明する。図２６は本発明の第１３実施例に係る信号多重装置の構成を示すブロック図であり、図２０、図２２、図２４と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ１８，４６と、Ｆ／Ｆ３と、クロック再生回路３０ｂとから構成される。本実施例の信号多重装置は、Ｆ／Ｆ３と、クロック再生回路３０ｂと、セレクタ３８，３９とから構成される。図２２に例示した第１１実施例との相違は、クロック再生回路３０ｂを、ゲーティング回路１０とＧ－ＶＣＯ１１とから構成したことである。

　本実施例の信号多重装置の動作を第１１実施例との相違を中心に説明する。図２７Ａ～図２７Ｉは本実施例の信号多重装置の動作を説明するタイミングチャートである。図２７Ａは２番目のバースト信号の位相が１／４ビット遅れた場合の入力データ４を示し、図２７Ｂは位相に遅れが無い場合の入力データ４を示している。図２７Ｅの信号（図２６のＡ点の信号）、図２７Ｆのゲーティング回路１０の出力、図２７Ｈの再生クロック７、および図２７Ｉの再生データ６は、全てバースト信号の位相が１／４ビット遅れた場合について記載されたものである。また、図２７Ｇのゲーティング回路１０の出力は、入力データ４の位相に遅れが無い場合について記載されたものである。なお、図２７Ａ～図２７Ｉでは、セレクタ４６がＩＤＬＥ信号５１を選択して、ＩＤＬＥ信号５３として出力している場合について記載されている。

　Ｇ－ＶＣＯ１１から出力される再生クロック７の位相は、ゲーティング回路１０から出力されるエッジパルスにより制御される。すなわち、Ｇ－ＶＣＯ１１は、ゲーティング回路１０から例えば値が「０」のエッジパルスが出力されたときはリセットされ「０」を出力し、エッジパルスの出力が終了してゲーティング回路１０の出力が「１」になった途端に発振を始め、ゲーティング回路１０の出力が「１」の間は発振を続ける。Ｇ－ＶＣＯ１１を、入力データ４のデータレート周波数と等しい周波数で発振するようにすれば、再生クロック７の位相が入力データ４の位相と瞬時に合うように調整される。
　このように、エッジパルスの遷移に瞬時に同期した再生クロック７を出力できるため、第１１実施例と異なり、バースト信号間の相対位相がずれた場合においても高速応答が可能である。

　第１１実施例と同様に、ＩＤＬＥ信号５３の周波数を入力データレート周波数の整数分の１の周波数、例えば１／２または１／４の周波数に設定することで、データレート周波数がほぼ均一なＩＤＬＥ信号５３を入力データ４の無信号期間において多重化した多重化信号（連続信号）を生成することができる。ＩＤＬＥ信号５１，５２を、非常に周波数安定度の高い外部発振器から供給した場合、この周波数の均一性を容易に高めることができる。

　ＩＤＬＥ信号５３の多重化は、セレクタ１８に与える切替信号４７を、図２７Ｄに示すように入力データ４の無信号期間だけＨｉｇｈとすることで実現できる。セレクタ１８の切替制御に必要な切替信号４７は、図示しない切替信号生成部から供給してもらうことができる。切替信号生成部としては、第１０実施例で説明したＭＡＣ－ＩＣがある。また、無信号検出回路を用いて切替信号４７を発生させることもできる。無信号検出回路を用いた切替信号生成部の構成は、特開平３－１６６８３６号広報などに開示されている
　なお、第１１実施例で説明したとおり、切替信号４７がＬｏｗのときに、セレクタ１８がＩＤＬＥ信号５３を選択するようにしてもよい。

　ゲーティング回路１０は、入力信号が「０」から「１」に遷移したときにエッジパルスを出力するため、図２７Ａに示す２番目のバースト信号のように１番目のバースト信号および直前のＩＤＬＥ信号５３に対して位相が相対的に１／４ビット遅れている場合、その遅れを反映したエッジパルスを２番目のバースト信号のタイミングから出力し始める。そして、ゲーティング回路１０は、図２７Ａに示す２番目のバースト信号が終わった直後からの無信号期間では、ＩＤＬＥ信号５３が「０」から「１」に遷移したときにエッジパルスを出力する。このゲーティング回路１０の動作は、如何なる位相で入力されるバースト信号およびＩＤＬＥ信号５３に対しても、これらの信号にタイミングの合ったエッジパルスを出力できることを意味する。

　Ｇ－ＶＣＯ１１は、ゲーティング回路１０から出力されるエッジパルスにより、発振位相が瞬時に制御されるため、如何なる位相で入力されるバースト信号およびＩＤＬＥ信号５３に対しても、これらの信号の先頭から信号にタイミングの合った再生クロック７を出力することができる。
　本実施例では、Ｆ／Ｆ３への入力信号（図２６のＡ点の信号）が、入力データ４とＩＤＬＥ信号５３とが多重化された連続信号となっている。したがって、再生クロック７を用いて入力信号をＦ／Ｆ３で識別再生すれば、ビット誤りのない連続信号を再生データ６として出力することができる。

　本実施例においても、例えばＩＤＬＥ信号５１を前述の「０１０１」信号、ＩＤＬＥ信号５２を前述の「００１１」信号とし、信号多重装置の後段に接続される制御ＬＳＩの種類に応じてＩＤＬＥ信号５１とＩＤＬＥ信号５２とを切替信号４８によって切り替えることで、制御ＬＳＩの誤動作の問題を回避することができる。特に誤動作の恐れが無い場合においては、信号多重装置の後段に接続される連続信号対応のＣＤＲ回路の高速化のために、入力データ４に多重化するＩＤＬＥ信号５３として高い周波数成分を持った「０１０１」信号を用いた方が望ましい。

［第１４実施例］
　次に、本発明の第１４実施例について説明する。図２８は本発明の第１４実施例に係る信号多重装置の構成を示すブロック図であり、図２０、図２２、図２４、図２６と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、Ｆ／Ｆ３と、クロック再生回路３０ｉと、セレクタ３８，３９とから構成される。図２４に例示した第１２実施例との主な相違は、Ｇ－ＶＣＯ１１ａの後段にＶＣＯ１２を備えたことと、ＶＣＯ１２から出力される再生クロック７の１／２分周信号をＩＤＬＥ信号５１として使用し、再生クロック７の１／４分周信号をＩＤＬＥ信号５２として使用することである。また、クロック再生回路３０ｉには、ＶＣＯ１２の他に、周波数比較器２と、分周器２５，５４，５５とが追加されている。周波数比較器２と、ＶＣＯ１２と、分周器２５，５４，５５とは、周波数同期ループを構成している。また、分周器２５，５４は、ＩＤＬＥ信号５１，５２をセレクタ３９に入力する帰還回路を構成している。

　分周器２５は、ＶＣＯ１２から出力される再生クロック７を１／２に分周する。分周器５４は、分周器２５から出力されるクロック（ＩＤＬＥ信号５１）を１／２に分周する。さらに、分周器５５は、分周器５４から出力されるクロック（ＩＤＬＥ信号５２）を１／１６に分周する。その結果、周波数比較器２には、再生クロック７の１／６４分周信号が入力される。

　周波数比較器２は、再生クロック７の１／６４分周信号の周波数と、入力データレート周波数の１／６４の周波数の参照クロック５との周波数差を反映した電圧（周波数制御信号８）を生成する。こうして、周波数比較器２と分周器２５，５４，５５とにより、再生クロック７の分周信号の周波数を参照クロック５の周波数に合わせるように閉ループ制御が行われる。この閉ループ制御で生成された周波数制御信号８は、ＶＣＯ１２のみならずＧ－ＶＣＯ１１ａの周波数制御端子にも入力される。

　Ｇ－ＶＣＯ１１ａとＶＣＯ１２の構成は図８に示したとおりである。Ｇ－ＶＣＯ１１ａの周波数制御端子とＶＣＯ１２の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号８を入力すれば、Ｇ－ＶＣＯ１１ａとＶＣＯ１２の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路３０ｉに、クロック周波数と同一のデータレート周波数の入力データ４が入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。

　次に、本実施例の信号多重装置の動作を説明する。図２９Ａ～図２９Ｊは本実施例の信号多重装置の動作を説明するタイミングチャートである。図２９Ａは２番目のバースト信号の位相が１／４ビット遅れた場合の入力データ４を示し、図２９Ｂは位相に遅れが無い場合の入力データ４を示している。図２９ＣのＩＤＬＥ信号５３、図２９Ｆのゲーティング回路１０の出力、図２９Ｈの再生クロック７、および図２９Ｉの再生データ１９は、全てバースト信号の位相が１／４ビット遅れた場合について記載されたものである。また、図２９ＤのＩＤＬＥ信号５３、図２９Ｇのゲーティング回路１０の出力、および図２９Ｊの再生データ１９は、入力データ４の位相に遅れが無い場合について記載されたものである。なお、図２９Ａ～図２９Ｊでは、セレクタ３９がＩＤＬＥ信号５１を選択して、ＩＤＬＥ信号５３として出力している場合について記載されている。

　ＶＣＯ１２には、Ｇ－ＶＣＯ１１ａから出力される、入力データ４と位相の合ったクロックと、ＶＣＯ１２自身の出力である再生クロック７とが重ね合せて入力されるようになっているため、再生クロック７の位相は、Ｇ－ＶＣＯ１１ａの出力クロックの位相と合うように（すなわち、入力データ４の位相と合うように）調整される。ただし、再生クロック７の位相は、ＶＣＯ１２自身の帰還信号の影響も受けるため、再生クロック７の位相に与えるＧ－ＶＣＯ１１ａの出力の影響が低減される。このため、入力データ４のジッタに応じてＧ－ＶＣＯ１１ａの出力クロックのパルス幅が変動したとしても、再生クロック７がＧ－ＶＣＯ１１ａの出力の影響を受け難くなり、再生クロック７のジッタを低減することができる。ジッタを抑圧できるということは、入力データ４に対する瞬時応答特性が悪化することを意味する。しかし、図４２や図２０に例示したＰＬＬ構成のクロック再生回路を用いる信号多重装置と比較すると、本実施例の信号多重装置は、はるかに高速な応答（数ビット程度以内）を維持することができる。

　このように、本実施例では、ゲーティング回路１０から出力されるエッジパルスの遷移に高速に同期した再生クロック７を出力できるため、第１０実施例と異なり、バースト信号間の相対位相がずれた場合においても正常に動作する。また、本実施例では、再生クロック７の１／２分周信号をＩＤＬＥ信号５１として使用し、再生クロック７の１／４分周信号をＩＤＬＥ信号５２として使用するため、第１０実施例と同様に、データレート周波数がほぼ均一なＩＤＬＥ信号５３を入力データ４の無信号期間において多重化した多重化信号（連続信号）である再生データ１９を生成することができる。本実施例では、ＩＤＬＥ信号５１，５２をクロック再生回路３０ｉから取り出しているため、外部の発振回路が不要になり、信号多重装置の小型化、低消費電力化を図ることができる。

　ＩＤＬＥ信号５３の多重化は、セレクタ３８に与える切替信号４７を、図２９Ｅに示すように入力データ４の無信号期間だけＨｉｇｈとすることで実現できる。このような切替信号４７を出力する切替信号生成部については、第１０実施例で説明した構成で実現することができる。第１０実施例と同様に、切替信号４７がＬｏｗのときに、セレクタ３８がＩＤＬＥ信号５３を選択するようにしてもよい。

　ゲーティング回路１０は、入力データ４が「０」から「１」に遷移したときにエッジパルスを出力するため、図２９Ａに示す２番目のバースト信号のように１番目のバースト信号および直前のＩＤＬＥ信号５３に対して位相が相対的に１／４ビット遅れている場合、その遅れを反映したエッジパルスを２番目のバースト信号のタイミングから出力し始める。このゲーティング回路１０の動作は、如何なる位相で入力されるバースト信号およびＩＤＬＥ信号５３に対しても、これらの信号にタイミングの合ったエッジパルスを出力できることを意味する。

　ＶＣＯ１２は、ゲーティング回路１０からＧ－ＶＣＯ１１ａ経由で出力されるパルスにより、発振位相が高速に制御されるため、如何なる位相で入力されるバースト信号およびＩＤＬＥ信号５３に対しても、これらの信号のほぼ先頭から信号とタイミングが合致し且つジッタが低減された再生クロック７を出力することができる。したがって、入力データ４に無信号期間があったとしても、第１０実施例で述べたようなＰＬＬ型のクロック再生回路３０ａと異なり、動作が不安定となることがない。

　また、本実施例においては、セレクタ３８がクロック再生回路３０ｉの内部ではなく、信号多重装置の出力部に配置されているため、セレクタ３８から出力される再生データ１９が、入力データ４の無信号期間中にＩＤＬＥ信号５３が多重化された連続信号となっている。

　本実施例においても、ＩＤＬＥ信号５１を前述の「０１０１」信号、ＩＤＬＥ信号５２を前述の「００１１」信号とし、信号多重装置の後段に接続される制御ＬＳＩの種類に応じてＩＤＬＥ信号５１とＩＤＬＥ信号５２とを切替信号４８によって切り替えることで、制御ＬＳＩの誤動作の問題を回避することができる。特に誤動作の恐れが無い場合においては、信号多重装置の後段に接続される連続信号対応のＣＤＲ回路の高速化のために、入力データ４に多重化するＩＤＬＥ信号５３として高い周波数成分を持った「０１０１」信号を用いた方が望ましい。

［第１５実施例］
　次に、本発明の第１５実施例について説明する。図３０は本発明の第１５実施例に係る信号多重装置の構成を示すブロック図であり、図２０、図２２、図２４、図２６、図２８と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ１８，４６と、Ｆ／Ｆ３と、クロック再生回路３０ｉとから構成される。図２６に例示した第１３実施例との主な相違は、Ｇ－ＶＣＯ１１ａの後段にＶＣＯ１２を備えたことと、ＶＣＯ１２から出力される再生クロック７の１／２分周信号をＩＤＬＥ信号５１として使用し、再生クロック７の１／４分周信号をＩＤＬＥ信号５２として使用することである。また、クロック再生回路３０ｉには、ＶＣＯ１２の他に、周波数比較器２と、分周器２５，５４，５５とが追加されている。周波数比較器２と、ＶＣＯ１２と、分周器２５，５４，５５とは、周波数同期ループを構成している。また、分周器２５，５４は、ＩＤＬＥ信号５１，５２をセレクタ４６に入力する帰還回路を構成している。

　Ｇ－ＶＣＯ１１ａとＶＣＯ１２の構成は第１４実施例で説明したとおりである。Ｇ－ＶＣＯ１１ａの周波数制御端子とＶＣＯ１２の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号８を入力すれば、Ｇ－ＶＣＯ１１ａとＶＣＯ１２の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路３０ｉに、クロック周波数と同一のデータレート周波数の入力データ４が入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。

　次に、本実施例の信号多重装置の動作を説明する。図３１Ａ～図３１Ｊは本実施例の信号多重装置の動作を説明するタイミングチャートである。図３１Ａは２番目のバースト信号の位相が１／４ビット遅れた場合の入力データ４を示し、図３１Ｂは位相に遅れが無い場合の入力データ４を示している。図３１ＣのＩＤＬＥ信号５３、図３１Ｆの信号（図３０のＡ点の信号）、図３１Ｇのゲーティング回路１０の出力、図３１Ｉの再生クロック７、および図３１Ｊの再生データ６は、全てバースト信号の位相が１／４ビット遅れた場合について記載されたものである。また、図３１ＤのＩＤＬＥ信号５３、および図３１Ｈのゲーティング回路１０の出力は、入力データ４の位相に遅れが無い場合について記載されたものである。なお、図３１Ａ～図３１Ｊでは、セレクタ４６がＩＤＬＥ信号５１を選択して、ＩＤＬＥ信号５３として出力している場合について記載されている。

　ゲーティング回路１０とＧ－ＶＣＯ１１ａの動作は第１４実施例と同様であるので、説明は省略する。
　ＶＣＯ１２には、Ｇ－ＶＣＯ１１ａから出力される、入力データ４と位相の合ったクロックと、ＶＣＯ１２自身の出力である再生クロック７とが重ね合せて入力されるようになっているため、再生クロック７の位相は、Ｇ－ＶＣＯ１１ａの出力クロックの位相と合うように（すなわち、入力データ４の位相と合うように）調整される。ただし、再生クロック７の位相は、ＶＣＯ１２自身の帰還信号の影響も受けるため、再生クロック７の位相に与えるＧ－ＶＣＯ１１ａの出力の影響が低減される。このため、入力データ４のジッタに応じてＧ－ＶＣＯ１１ａの出力クロックのパルス幅が変動したとしても、再生クロック７がＧ－ＶＣＯ１１ａの出力の影響を受け難くなり、再生クロック７のジッタを低減することができる。ジッタを抑圧できるということは、入力データ４に対する瞬時応答特性が悪化することを意味する。しかし、図４２や図２０に例示したＰＬＬ構成のクロック再生回路を用いる信号多重装置と比較すると、本実施例の信号多重装置は、はるかに高速な応答（数ビット程度以内）を維持することができる。

　このように、本実施例では、ゲーティング回路１０から出力されるエッジパルスの遷移に高速に同期した再生クロック７を出力できるため、第１１実施例と異なり、バースト信号間の相対位相がずれた場合においても正常に動作する。また、本実施例では、再生クロック７の１／２分周信号をＩＤＬＥ信号５１として使用し、再生クロック７の１／４分周信号をＩＤＬＥ信号５２として使用するため、第１１実施例と同様に入力データ４の無信号期間にＩＤＬＥ信号５３を多重化し、周波数がほぼ均一な多重化信号を生成することができる。本実施例では、ＩＤＬＥ信号５１，５２をクロック再生回路３０ｉから取り出しているため、外部の発振回路が不要になり、信号多重装置の小型化、低消費電力化を図ることができる。

　ＩＤＬＥ信号５３の多重化は、セレクタ１８に与える切替信号４７を、図３１Ｅに示すように入力データ４の無信号期間だけＨｉｇｈとすることで実現できる。このような切替信号４７を出力する切替信号生成部については、第１１実施例で説明した構成で実現することができる。第１１実施例と同様に、切替信号４７がＬｏｗのときに、セレクタ１８がＩＤＬＥ信号５３を選択するようにしてもよい。

　ゲーティング回路１０は、入力信号が「０」から「１」に遷移したときにエッジパルスを出力するため、図３１Ａに示す２番目のバースト信号のように１番目のバースト信号および直前のＩＤＬＥ信号５３に対して位相が相対的に１／４ビット遅れている場合、その遅れを反映したエッジパルスを２番目のバースト信号のタイミングから出力し始める。そして、ゲーティング回路１０は、図３１Ａに示す２番目のバースト信号が終わった直後からの無信号期間では、ＩＤＬＥ信号５３が「０」から「１」に遷移したときにエッジパルスを出力する。このゲーティング回路１０の動作は、如何なる位相で入力されるバースト信号およびＩＤＬＥ信号５３に対しても、これらの信号にタイミングの合ったエッジパルスを出力できることを意味する。

　ＶＣＯ１２は、ゲーティング回路１０からＧ－ＶＣＯ１１ａ経由で出力されるパルスにより、発振位相が高速に制御されるため、如何なる位相で入力されるバースト信号およびＩＤＬＥ信号５３に対しても、これらの信号のほぼ先頭から信号とタイミングが合致し且つジッタが低減された再生クロック７を出力することができる。
　本実施例では、Ｆ／Ｆ３への入力信号（図３０のＡ点の信号）が、入力データ４とＩＤＬＥ信号５３とが多重化された連続信号となっている。したがって、再生クロック７を用いて入力信号をＦ／Ｆ３で識別再生すれば、ビット誤りのない連続信号を再生データ６として出力することができる。

［第１６実施例］
　次に、本発明の第１６実施例について説明する。図３２は本発明の第１６実施例に係る信号多重装置の構成を示すブロック図であり、図２０、図２２、図２４、図２６、図２８、図３０と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、Ｆ／Ｆ３と、クロック再生回路３０ｊと、セレクタ３８，３９とから構成される。図２８に例示した第１４実施例との主な相違は、周波数比較器２の後段にＶＣＯ１３を備えたことと、ＶＣＯ１３の出力クロックの１／２分周信号をＩＤＬＥ信号５１として使用し、ＶＣＯ１３の出力クロックの１／４分周信号をＩＤＬＥ信号５２として使用することである。周波数比較器２と、ＶＣＯ１３と、分周器２５，５４，５５とは、周波数同期ループを構成している。

　分周器２５は、ＶＣＯ１３から出力されるクロック７を１／２に分周する。分周器５４は、分周器２５から出力されるクロック（ＩＤＬＥ信号５１）を１／２に分周する。さらに、分周器５５は、分周器５４から出力されるクロック（ＩＤＬＥ信号５２）を１／１６に分周する。その結果、周波数比較器２には、ＶＣＯ１３の出力クロックの１／６４分周信号が入力される。

　周波数比較器２は、ＶＣＯ１３の出力クロックの１／６４分周信号の周波数と、入力データレート周波数の１／６４の周波数の参照クロック５との周波数差を反映した電圧（周波数制御信号８）を生成する。こうして、周波数比較器２と分周器２５，５４，５５とにより、ＶＣＯ１３の出力クロックの分周信号の周波数を参照クロック５の周波数に合わせるように閉ループ制御が行われる。この閉ループ制御で生成された周波数制御信号８は、ＶＣＯ１３のみならずＧ－ＶＣＯ１１ａの周波数制御端子およびＶＣＯ１２の周波数制御端子にも入力される。

　ＶＣＯ１３は、好ましくはＧ－ＶＣＯ１１ａ、ＶＣＯ１２と同一の回路構成を有する。Ｇ－ＶＣＯ１１ａとＶＣＯ１２の構成は第１４実施例で説明したとおりである。ＶＣＯ１３は、Ｇ－ＶＣＯ１１ａと同様のタイミング制御用ゲート回路の一方の入力端子をプルアップし、タイミング制御用ゲート回路の他方の入力端子にＶＣＯ１３の出力を帰還するようにしたものである。

　以上のような構成のＧ－ＶＣＯ１１ａの周波数制御端子とＶＣＯ１２の周波数制御端子とＶＣＯ１３の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号８を入力すれば、Ｇ－ＶＣＯ１１ａとＶＣＯ１２，１３の発振周波数を入力データレート周波数と一致させることができる。このようにクロック周波数が安定化されたクロック再生回路３０ｊに、クロック周波数と同一のデータレート周波数の入力データ４が入力された場合、同符号連続期間も含めて高速かつ安定な位相同期を確立することができる。

　また、本実施例では、図２８に例示した第１４実施例と比較するとＶＣＯ１３の追加で回路規模や消費電力が増大する一方、周波数同期ループをエッジパルス通過経路から切り離すことができるので、所望のデータレートと異なる入力データ４が入力された場合であっても、常に所望の入力データレート周波数の再生クロック７を出力し続けることができ、周波数同期を維持することができる。
　このように、本実施例では、入力データ４と独立して周波数同期を維持できるため、第１４実施例と異なり、入力データ４に所望のデータレート以外の信号が混じる場合においても正常に動作する。

　図３３Ａ～図３３Ｈは本実施例の信号多重装置の動作を説明するタイミングチャートである。図３３Ａは２番目のバースト信号の位相が１／４ビット遅れた場合の入力データ４を示し、図３３Ｂは位相に遅れが無い場合の入力データ４を示している。図３３ＣのＩＤＬＥ信号５３、図３３Ｅのゲーティング回路１０の出力、図３３Ｇの再生クロック７、および図３３Ｈの再生データ１９は、全てバースト信号の位相が１／４ビット遅れた場合について記載されたものである。また、図３３Ｆのゲーティング回路１０の出力は、入力データ４の位相に遅れが無い場合について記載されたものである。なお、図３３Ａ～図３３Ｈでは、セレクタ３９がＩＤＬＥ信号５１を選択して、ＩＤＬＥ信号５３として出力している場合について記載されている。

　Ｇ－ＶＣＯ１１ａおよびＶＣＯ１２は、ゲーティング回路１０から出力されるエッジパルスにより発振位相が制御される。このため、図３３Ａに示すように２番目のバースト信号の位相が１／４ビット遅れ、かつ２番目のバースト信号と３番目のバースト信号との間に所望の入力データレート周波数と異なる周波数の信号、例えば１Ｇｂｐｓの信号が混じっている場合、Ｇ－ＶＣＯ１１ａおよびＶＣＯ１２は、１Ｇｂｐｓの信号に位相同期しようとして、周波数ずれが生じる。したがって、ＶＣＯ１２から出力される再生クロック７の分周信号を周波数比較器２に入力すれば、参照クロック５と分周信号との周波数差に応じて周波数制御信号８が変化してしまう。

　一方、本実施例では、第１４実施例と異なり、再生クロック７の分周信号が周波数比較器２に入力されることはなく、周波数同期ループをエッジパルス通過経路から切り離しているので、入力データ４に所望のデータレート以外の信号が混じる場合においても、周波数制御信号８が変化することはない。したがって、図３３Ａに示すように、１Ｇｂｐｓの信号の後に所望のデータレートのバースト信号が入力された場合、位相同期時間だけ遅れた後にデータを正常に再生することが可能となる。

　また、入力データ４の無信号期間に光受信装置からノイズが出力される場合、Ｇ－ＶＣＯ１１ａとＶＣＯ１２の発振周波数がずれることがあるが、本実施例では、安定した周波数同期を維持することができるので、正常に動作する。

［第１７実施例］
　次に、本発明の第１７実施例について説明する。図３４は本発明の第１７実施例に係る信号多重装置の構成を示すブロック図であり、図２０、図２２、図２４、図２６、図２８、図３０、図３２と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ１８，４６と、Ｆ／Ｆ３と、クロック再生回路３０ｊとから構成される。図３０に例示した第１５実施例との主な相違は、周波数比較器２の後段にＶＣＯ１３を備えたことと、ＶＣＯ１３の出力クロックの１／２分周信号をＩＤＬＥ信号５１として使用し、ＶＣＯ１３の出力クロックの１／４分周信号をＩＤＬＥ信号５２として使用することである。周波数比較器２と、ＶＣＯ１３と、分周器２５，５４，５５とは、周波数同期ループを構成している。

　ＶＣＯ１３は、好ましくはＧ－ＶＣＯ１１ａ、ＶＣＯ１２と同一の回路構成を有する。Ｇ－ＶＣＯ１１ａとＶＣＯ１２の構成は第１４実施例で説明したとおりであり、ＶＣＯ１３の構成は第１６実施例で説明したとおりである。Ｇ－ＶＣＯ１１ａの周波数制御端子とＶＣＯ１２の周波数制御端子とＶＣＯ１３の周波数制御端子に周波数同期ループで生成された同一の周波数制御信号８を入力すれば、Ｇ－ＶＣＯ１１ａとＶＣＯ１２，１３の発振周波数を入力データレート周波数と一致させることができる。

　また、本実施例では、図３０に例示した第１５実施例と比較するとＶＣＯ１３の追加で回路規模や消費電力が増大する一方、周波数同期ループをエッジパルス通過経路から切り離すことができるので、所望のデータレートと異なる入力データ４が入力された場合であっても、常に所望の入力データレート周波数の再生クロック７を出力し続けることができ、周波数同期を維持することができる。

　Ｇ－ＶＣＯ１１ａおよびＶＣＯ１２は、ゲーティング回路１０から出力されるエッジパルスにより発振位相が制御される。このため、入力データ４にジッタが多く混じっている場合、Ｇ－ＶＣＯ１１ａおよびＶＣＯ１２の発振周波数が見掛け上増減する。したがって、ＶＣＯ１２から出力される再生クロック７の分周信号を周波数比較器２に入力すれば、参照クロック５と分周信号との周波数差に応じて周波数制御信号８が変化してしまう。

　一方、本実施例では、第１５実施例と異なり、入力データ４と独立して周波数同期を維持できるため、入力データ４にジッタが多く混じっている場合でも、周波数制御信号８が変化することはなく、低ジッタな再生クロック７および再生データ６を出力することができる。

［第１８実施例］
　次に、本発明の第１８実施例について説明する。図３５は本発明の第１８実施例に係る信号多重装置の構成を示すブロック図であり、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、Ｆ／Ｆ３と、クロック再生回路３０ｋと、セレクタ３８，３９とから構成される。図２８に例示した第１４実施例との主な相違は、Ｇ－ＶＣＯ１１ａの出力とＶＣＯ１２の入力との間にバッファ増幅器１４を配置したことである。

　第１４実施例で説明したとおり、ＶＣＯ１２の出力である再生クロック７の位相は、Ｇ－ＶＣＯ１１ａの出力クロックの位相と合うように（すなわち、入力データ４の位相と合うように）調整される。ただし、再生クロック７の位相は、ＶＣＯ１２自身の帰還信号の影響も受けるため、再生クロック７の位相に与えるＧ－ＶＣＯ１１ａの出力の影響が低減されるようになっている。そして、本実施例では、Ｇ－ＶＣＯ１１ａとＶＣＯ１２との間にバッファ増幅器１４を設けることにより、バッファ増幅器１４がＧ－ＶＣＯ１１ａの出力信号を減衰させるため、再生クロック７の位相に与えるＧ－ＶＣＯ１１ａの影響がより一層低減される。

　こうして、本実施例では、入力データ４のジッタに応じてＧ－ＶＣＯ１１ａの出力クロックのジッタが増大した場合においても、ＶＣＯ１２が影響を受け難くなるので、再生クロック７のジッタを低減することができる。本実施例では、バッファ増幅器１４を第１４実施例に適用しているが、第６実施例～第１７実施例に適用してもよいことは言うまでもない。

［第１９実施例］
　次に、本発明の第１９実施例について説明する。図３６は本発明の第１９実施例に係る信号多重装置の構成を示すブロック図であり、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４、図３５と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ１８，４６と、Ｆ／Ｆ３と、クロック再生回路３０ｍとから構成される。図３０に例示した第１５実施例との主な相違は、Ｇ－ＶＣＯ１１ａの出力とＶＣＯ１２の入力との間にバッファ増幅器１４を配置したことである。本実施例の信号多重装置の動作および効果は、第１５実施例、第１８実施例と同様なので、詳細な説明は省略する。

［第２０実施例］
　次に、本発明の第２０実施例について説明する。図３７は本発明の第２０実施例に係る信号多重装置の構成を示すブロック図であり、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４～図３６と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、Ｆ／Ｆ３と、クロック再生回路３０ｎと、セレクタ３８，３９とから構成される。図３５に例示した第１８実施例との主な相違は、バッファ増幅器１４の代わりに減衰器１５を設けたことである。本実施例の信号多重装置の動作および効果は、第１８実施例と同様なので、詳細な説明は省略する。

［第２１実施例］
　次に、本発明の第２１実施例について説明する。図３８は本発明の第２１実施例に係る信号多重装置の構成を示すブロック図であり、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４～図３７と同一の構成には同一の符号を付してある。本実施例の信号多重装置は、セレクタ１８，４６と、Ｆ／Ｆ３と、クロック再生回路３０ｏとから構成される。図３６に例示した第１９実施例との主な相違は、バッファ増幅器１４の代わりに減衰器１５を設けたことである。本実施例の信号多重装置の動作および効果は、第１９実施例と同様なので、詳細な説明は省略する。

　なお、第１０実施例～第２１実施例において、ＩＤＬＥ信号５１の周波数は、入力データレート周波数の１／２に限定されるものではない。同様に、ＩＤＬＥ信号５２の周波数は、入力データレート周波数の１／４に限定されるものではない。また、ＩＤＬＥ信号５１，５２の種類についても２種に限定されることはない。ただし、ＩＤＬＥ信号５１，５２として、ＶＣＯ１３の出力クロックそのものなど、データレート周波数の信号を用いた場合は、入力データレートの倍のデータレートにおける「０１」信号に相当するため、回路の有効な帯域を超え、波形に歪み・ジッタが生じる他、後段の連続信号対応のＣＤＲ回路の動作を不安定なものとすることが考えられる。従って、ＩＤＬＥ信号５１，５２の周波数は、入力データレート周波数のＮ（Ｎは２以上の整数）分の１の周波数であればよい。

　ゲーティング回路１０は、第１２実施例～第２１実施例に例示したものに限定されることなく、入力信号が「１」から「０」に遷移したときにエッジパルスを出力する形態であっても構わない。

　また、第１４実施例～第２１実施例において、参照クロック５の周波数は、入力データレート周波数の１／６４の周波数に限定されることなく、１／３２などの周波数であって構わない。つまり、分周器２５，５４，５５のトータルの分周比がｎ（ｎは２以上の整数）である場合、周波数比較器２に入力データレート周波数の１／ｎの周波数の参照クロック５を入力すれば、再生クロック７の周波数を安定化することができる。

　また、第１０実施例～第２１実施例に例示した信号多重装置を、必ずしも制御ＬＳＩの外部に配置する必要はなく、制御ＬＳＩの内部に設けても構わない。信号多重装置を制御ＬＳＩの内部に設ける場合、装置のより一層の小型化、低コスト化および低消費電力化を図ることができる。

　また、第１０実施例～第２１実施の形態では、入力信号４の無信号区間を補完信号であるＩＤＬＥ信号で完全に補完される場合で説明したが、無信号区間の開始点より遅れて切替信号が出力された場合や、セレクタでの信号切替に遅延を生じる場合などでは、無信号区間の一部しかＩＤＬＥ信号で補完されない状態となる。その場合でも、補完してなお残る無信号区間が数百ｎｓ程度であれば、ほとんどの後段回路では問題なく、本発明の効果は十分得られる。

［第２２実施例］
　次に、本発明の第２２実施例について説明する。図３９は本発明の第２２実施例に係る信号多重装置のセレクタを示す図である。選択回路となるセレクタ５６は、図２０、図２４、図２８、図３２、図３５、図３７に示したセレクタ３８，３９の代わりに用いるものである。セレクタ５６は、切替信号５７に基づいて、再生データ６とＩＤＬＥ信号５１とＩＤＬＥ信号５２のうちいずれか１つを選択して出力する。こうして、本実施例では、１つのセレクタ５６でセレクタ３８，３９の機能を実現することができる。

［第２３実施例］
　次に、本発明の第２３実施例について説明する。図４０は本発明の第２３実施例に係る信号多重装置のセレクタを示す図である。選択回路となるセレクタ５８は、図２２、図２６、図３０、図３４、図３６、図３８に示したセレクタ１８，４６の代わりに用いるものである。セレクタ５８は、切替信号５７に基づいて、入力データ４とＩＤＬＥ信号５１とＩＤＬＥ信号５２のうちいずれか１つを選択して出力する。こうして、本実施例では、１つのセレクタ５８でセレクタ１８，４６の機能を実現することができる。

　本発明は、バースト信号に補完信号を多重化する信号多重装置やシグナルコンディショナに適用することができる。

　１，１８，３８，３９，４６，５６，５８…セレクタ、２…周波数比較器、３…フリップフロップ回路、４…入力データ、５…参照クロック、６，１９…再生データ、７…再生クロック、８…周波数制御信号、９…ロックはずれ検出器、１０…ゲーティング回路、１１，１１ａ…ゲート付き電圧制御発振器、１２，１３，３３…電圧制御発振器、１４…バッファ増幅器、１５…減衰器、１６，２７，２８，５１，５２，５３…ＩＤＬＥ信号、１７，２９，４２，４４，４５，４７，４８，５７…切替信号、２０…スイッチ、２５，２５ｄ，２６，２６ｄ，２６ｅ，５４，５５…分周器、３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇ，３０ｈ，３０ｉ，３０ｊ，３０ｋ，３０ｍ，３０ｎ，３０ｏ…クロック再生回路、３１…位相比較器、３２…ローパスフィルタ、３２…電圧制御発振器、４０…無信号検出回路、４１…ＯＲ回路、４３…ビットレート判定信号。

Claims

　入力信号及びこの入力信号の少なくとも１つの補完信号のうちいずれか１つを選択して出力する選択回路と、
　この選択回路の出力信号のタイミングに合うように再生クロックの位相を調整して、前記選択回路の出力信号とタイミングの合った再生クロックを出力するクロック再生回路と、
　前記選択回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを備え、
　前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の１の周波数であり、
　前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とする信号多重装置。
　請求項１記載の信号多重装置において、
　さらに、前記再生クロックの分周信号を前記補完信号として前記選択回路に入力する第１の帰還回路を備えることを特徴とする信号多重装置。
　請求項１記載の信号多重装置において、
　前記クロック再生回路は、
　前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、
　このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第１の電圧制御発振器とを備えてなることを特徴とする信号多重装置。
　請求項３記載の信号多重装置において、
　さらに、前記ゲーティング回路の出力と前記第１の電圧制御発振器の入力との間に設けられた第２の電圧制御発振器を備え、
　前記第２の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合ったクロックを出力し、
　前記第１の電圧制御発振器は、前記第２の電圧制御発振器の出力クロックのタイミングに合うように前記再生クロックの位相を調整することを特徴とする信号多重装置。
　請求項４記載の信号多重装置において、
　さらに、前記第２の電圧制御発振器の出力と前記第１の電圧制御発振器の入力との間に、信号を減衰させるバッファ増幅器及び減衰器のいずれか一方を備えることを特徴とする信号多重装置。
　請求項３記載の信号多重装置において、
　さらに、前記第１の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第１の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第１の電圧制御発振器に出力する周波数比較器を備えることを特徴とする信号多重装置。
　請求項６記載の信号多重装置において、
　さらに、前記第１の電圧制御発振器のロックはずれを検出するロックはずれ検出器と、
　前記選択回路を制御する切替信号生成部と前記選択回路との間に設けられ、前記切替信号生成部の出力と前記ロックはずれ検出器の出力とをＯＲ処理して前記選択回路への切替信号として出力するＯＲ回路とを備え、
　前記選択回路は、前記入力信号の無信号期間で、かつ前記ロックはずれ検出器がロックはずれを検出しない期間において前記補完信号を選択することを特徴とする信号多重装置。
　請求項６記載の信号多重装置において、
　さらに、前記第１の電圧制御発振器のロックはずれを検出するロックはずれ検出器と、
　前記ロックはずれ検出器がロックはずれを検出した期間において、前記第１の電圧制御発振器から出力される再生クロックのタイミングが、前記選択回路の出力信号と無関係となるように制御するスイッチとを備えることを特徴とする信号多重装置。
　請求項４記載の信号多重装置において、
　さらに、周波数制御信号により発振周波数が制御される第３の電圧制御発振器と、
　この第３の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第１、第２、第３の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第１、第２、第３の電圧制御発振器に出力する周波数比較器とを備えることを特徴とする信号多重装置。
　請求項９記載の信号多重装置において、
　さらに、前記第３の電圧制御発振器の出力クロックの分周信号を前記補完信号として前記選択回路に入力する第２の帰還回路を備えることを特徴とする信号多重装置。
　請求項１記載の信号多重装置において、
　さらに、前記入力信号の無信号期間の一部において前記選択回路に前記補完信号を選択させる切替信号を生成する切替信号生成部を備えることを特徴とする信号多重装置。
　請求項１１に記載の信号多重装置において、
　前記切替信号生成部は、前記入力信号の無信号期間を検出する無信号検出回路からなることを特徴とする信号多重装置。
　請求項１１に記載の信号多重装置において、
　前記切替信号生成部は、所望のデータレート以外の入力信号が入力されている期間においても、前記選択回路に前記補完信号を選択させる切替信号を生成することを特徴とする信号多重装置。
　請求項４に記載の信号多重装置において、
　前記第１の電圧制御発振器と前記第２の電圧制御発振器とは、同一の構成であることを特徴とする信号多重装置。
　請求項９に記載の信号多重装置において、
　前記第１の電圧制御発振器と前記第２の電圧制御発振器の少なくとも一方は、前記第３の電圧制御発振器と同一の構成であることを特徴とする信号多重装置。
　請求項１記載の信号多重装置において、
　前記補完信号は、周波数及び信号パターンの少なくとも一方が異なる複数の信号であることを特徴とする信号多重装置。
　請求項１記載の信号多重装置において、
　前記選択回路は、
　前記入力信号及び前記補完信号のいずれか一方を選択して出力する第１の選択回路と、
　周波数及び信号パターンの少なくとも一方が異なる複数の信号のうちいずれか１つを選択して前記補完信号として出力する第２の選択回路とからなることを特徴とする信号多重装置。
　請求項１記載の信号多重装置において、
　さらに、前記再生クロックの分周信号を前記補完信号として前記選択回路に入力する第１の帰還回路を備え、
　前記クロック再生回路は、
　前記選択回路の出力信号が遷移したときにパルスを出力するゲーティング回路と、
　このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合った再生クロックを出力する第１の電圧制御発振器と、
　前記ゲーティング回路の出力と前記第１の電圧制御発振器の入力との間に設けられた第２の電圧制御発振器と、
　周波数制御信号により発振周波数が制御される第３の電圧制御発振器と、
　この第３の電圧制御発振器の出力と参照クロックとの周波数差を比較することにより、前記第１、第２、第３の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を前記第１、第２、第３の電圧制御発振器に出力する周波数比較器とを備え、
　前記第２の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記選択回路の出力信号とタイミングの合ったクロックを出力し、
　前記第１の電圧制御発振器は、前記第２の電圧制御発振器の出力クロックのタイミングに合うように前記再生クロックの位相を調整することを特徴とする信号多重装置。
　入力信号のタイミングに合うように再生クロックの位相を調整して、前記入力信号とタイミングの合った再生クロックを出力するクロック再生回路と、
　前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、
　前記識別回路の出力信号及びこの出力信号の少なくとも１つの補完信号のうちいずれか１つを選択して出力する選択回路とを備え、
　前記再生クロックの周波数は、前記入力信号の周波数と同一で、前記補完信号の周波数は、前記再生クロックの周波数の整数分の１の周波数であり、
　前記選択回路は、前記入力信号の無信号期間の一部において前記補完信号を選択することを特徴とする信号多重装置。