TWI477131B - Signal multiplexing device - Google Patents

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TWI477131B
TWI477131B TW101102843A TW101102843A TWI477131B TW I477131 B TWI477131 B TW I477131B TW 101102843 A TW101102843 A TW 101102843A TW 101102843 A TW101102843 A TW 101102843A TW I477131 B TWI477131 B TW I477131B
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Hiroaki Katsurai
Hideki Kamitsuna
Yusuke Ohtomo
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Nippon Telegraph & Telephone
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Description

訊號多工裝置 發明領域
本發明係有關於一種設於進行輸入訊號之重定時之CDR電路之前段的裝置，特別是有關於一種對輸入訊號將補足訊號多工之訊號多工裝置。
 發明背景
於第41圖顯示作為實現FTTH(Fiber To The Home)之手段而進行了開發之PON(Passive Optical Network)式局端設備(Optical Line Terminal，以下稱為OTL)之接收裝置之結構的一例。OTL收容圖中未示之複數用戶終端設備(Optical Network Unit，以下，稱為ONU)。根據IEEE 802.3av規格，將從ONU至OTL之上行訊號依各ONU，分時多工為強度或相位不同之猝發訊號。
如第41圖所示，OLT之接收裝置由光接收裝置200、CDR(Clock Data Recovery)電路201、多工解訊器202、控制LSI203構成。光接收裝置200具有APD(Avalanche Photodiode)-TIA(Transimpedance Amplifier)204、LIM(Limiting Amplifier)205。APD-TIA204將光訊號變換成電流訊號，進一步，將電流訊號變換成電壓訊號。LIM205將電壓訊號限制振幅為可以後段之CDR電路201識別再生之位準而放大。控制LSI203具有低速接收電路206。
在第41圖所示之OLT之接收裝置中，對各猝發訊號， 首先以光接收裝置200進行增益控制及閾值檢測，以CDR電路201進行時脈之抽出及訊號之重定時。多工解訊器202將從CDR電路201輸出之多工訊號分配成N條輸出。然後，藉在具有MAC(Media Access Control)功能之控制LSI203中，施行必要之處理，完成訊號之接收處理。為使從ONU至OLT之上行之傳輸效率提高，需縮短所需管理負擔(前置期間)，而需要對猝發訊號具有高速回應特性之光接收裝置200及CDR201。此種CDR電路201揭示於文獻「J.Terada,et al.,“Jitter-redution and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit”,in 2009 IEEE International Solid-State Circuits Conference Digest,pp.104-106,Feb.2009」。
隨著近年之CMOS技術之進展，在控制LSI不僅邏輯電路可積體，高速I/O(CDR電路及其他)等亦可積體。然而，將對應猝發訊號之特殊規格之CDR電路搭載於LSI在技術、成本兩方面，並非上策。為可在控制LSI處理猝發訊號，習知，如第41圖所示，需以多工解訊器202將資料訊號以低速平行展開，以可容許以CDR電路201所抽出之時脈之相位變化。在此種結構中，由於CDR電路201與控制LSI203兩者需要平行數量之緩衝器，故有耗費電力增加，且因平行數量之配線之等長化，裝置之尺寸增大的問題。
另一方面，為將串列訊號直接輸入至具有對應連續訊號之通用CDR電路之控制LSI，需使對應連續訊號之CDR電路不致因頻率同步耗損等而導致動作不穩定。此種技術係 於第42圖顯示揭示於日本專利公開公報平3-166836號之結構。第42圖所示之訊號多工裝置由正反電路(以下稱為F/F)3、及PLL型時脈再生電路30構成。時脈再生電路30由相位比較器31、低通濾波器(Low Pass Filter，以下稱為LPF)32、電壓控制振盪器(Voltage Controlled Oscillator，以下稱為VCO)33、選擇器34構成。
第43A圖~第43E圖係說明訊號多工裝置之動作之時間表。相位比較器31進行輸入資料4與再生時脈7之相位比較，輸出表示輸入資訊4與再生時脈7之相位差的相位差訊號。LPF32將相位差訊號積分，變換成控制訊號。VCO33輸出按控制訊號之電壓之頻率的再生時脈35。選擇器34於輸入輸入資訊4之平常時，選擇再生時脈35，作為再生時脈7而輸出。如此進行，可生成與輸入資料速率頻率同一頻率之再生時脈7。
再生時脈7輸入至F/F3之時脈端子，而用於輸入至F/F3之資料輸入端子之輸入資料4的重定時。藉此，可從F/F3，輸出再生資料6。
另一方面，於輸入資料4脫落而為無訊號時，選擇器34根據轉換訊號37，選擇為輸入資料4之補足訊號之IDLE訊號36輸出。如此進行，為於即使輸入資料4間歇地脫落時，PLL之動作仍一直穩定，藉在脫落期間(無訊號期間)，將與從VCO33輸出之再生時脈35幾乎同一頻率之IDLE訊號36多工，並將之輸入至相位比較器30，如第43D圖所示，時脈再生電路30之動作可穩定。
 發明概要
然而，在第42圖所示之訊號多工裝置，由於輸入資料4脫落，而形成為無訊號時，從F/F3輸出之再生資料6形成為包含脫落期間之訊號，故於訊號多工裝置之後段連接對應連續訊號之CDR電路時，CDR電路之動作便不穩定，而有對訊號之CDR電路之回應時間非常長之問題點。
再者，當將第42圖所示之結構應用於PON系統時，產生時脈再生電路自身之相位同步期間亦增長之情形。此相位同步期間之延長起因於用於PON系統之上行訊號之猝發訊號間之相位關係為隨機。若為IDLE訊號36與緊接其後之猝發訊號之相位關係為相反相位之最差情形，由於在輸入訊號4從無訊號轉換成短脈衝訊號之時間點，IDLE訊號36與猝發訊號之相位關係急遽地反轉，故PLL之相位同步需要之引進時間費時。因而，於以此時之再生時脈7識別再生之再生資料6在從前頭至PLL之引進時間量之期間，產生位元錯誤。
亦即，將第42圖所示之之結構應用於PON系統時，即，作為在OLT之控制LSI之前段，將猝發訊號連續訊號化之訊號多工裝置來使用時，或者，作為安裝於控制LSI之串列輸入埠之訊號多工裝置來使用時皆無法避免對應連續訊號之CDR電路之回應間非常長，故有上行之傳輸效率降低之問題點。
本發明之目的在於實現解決上述習知之問題點，而具有可進行對應連續訊號之通用CDR電路之高速回應的猝發訊號-連續訊號變換功能之簡易之訊號多工裝置。
本發明之訊號多工裝置特徵在於包含有選擇電路、時脈再生電路及識別電路；該選擇電路係選擇輸入訊號及該輸入訊號之至少1個補足訊號中任一個而輸出者；該時脈再生電路係調整再生時脈之相位，以符合該選擇電路之輸出訊號之時序，而輸出時序與前述選擇電路之輸出訊號符合之再生時脈者；該識別電路係依據前述再生時脈，進行前述選擇電路之輸出訊號之識別再生者；又，前述再生時脈之頻率與前述輸入訊號之頻率相同，前述補足訊號之頻率係前述再生時脈之頻率之整數分之1的頻率，前述選擇電路在前述輸入訊號之無訊號期間之一部份，選擇前述補足訊號。
又，本發明之訊號多工裝置特徵在於包含有時脈再生電路、識別電路及選擇電路；該時脈再生電路係調整再生時脈之相位，以符合輸入訊號之時序，而輸出時序與前述輸入訊號符合之再生時脈者；該識別電路係依據前述再生時脈，進行前述輸入訊號之識別再生者；該選擇電路係選擇前述識別電路之輸出訊號及該輸出訊號之至少1個補足訊號中任一個而輸出者；又，前述再生時脈之頻率與前述輸入訊號之頻率相同，前述補足訊號之頻率係前述再生時脈之頻率之整數分之1之頻率，前述選擇電路在前述輸入訊號之無訊號期間之一部份，選擇前述補足訊號。
根據本發明，於輸入訊號之無訊號期間之一部份，將補足訊號多工，將此已多工之連續訊號識別再生，藉此，可輸入已連續訊號化之再生資料。藉此，在本發明中，因消除使連接於訊號多工裝置之後段之對應連續訊號之通用CDR電路之回應速度明顯降低之虞，故可易將串列資料訊號輸入至具有對應連續訊號之通用CDR電路之控制LSI。因而，由於在本發明可易將串列資料訊號輸入至具有對應連續訊號之通用CDR電路之控制LSI，故可謀求PON系統用裝置之小型化、低成本化、低耗費電力化及PON系統之傳輸效率之提高。又，在本發明中，由於可選擇頻率及訊號圖形至少一者不同之複數訊號中任一個作為補足訊號，故可避免控制LSI之錯誤動作之問題。
又，在本發明中，藉在輸入訊號之無訊號期間之一部份，於識別電路之輸出訊號將補足訊號多工，而可輸出已連續訊號化之再生資料。藉此，在本發明中，消除使連接於訊號多工裝置之後段之對應連續訊號之通用CDR電路之回應速度明顯降低之虞。因而，由於在本發明可易將串列資料訊號輸入至具有對應連續訊號之通用CDR電路之控制LSI，而可謀求PON系統用裝置之小型化、低成本化、低耗費電力化以及PON系統之傳輸效率之提高。又，在本發明中，由於可選擇頻率及訊號圖形至少一者不同之複數訊號中任一個作為補足訊號，故可避免控制LSI之錯誤動作之問題。
圖式簡單說明
第1圖係顯示本發明第1實施例之訊號多工裝置之結構的方塊圖。
第2A圖-第2F圖係說明本發明第1實施例之訊號多工裝置之動作的時間表。
第3圖係顯示本發明第2實施例之訊號多工裝置之結構的方塊圖。
第4圖係顯示本發明第2實施例之訊號多工裝置之閘控電路之結構的一例之電路圖。
第5圖係顯示本發明第2實施例之訊號多工裝置之具有閘極之電壓控制振盪器之結構的一例之電路圖。
第6A圖-第6I圖係說明本發明第2實施例之訊號多工裝置之動作的時間表。
第7圖係顯示本發明第3實施例之訊號多工裝置之結構的方塊圖。
第8圖係顯示本發明第3實施例之訊號多工裝置之具有閘極之電壓控制振盪器與電壓控制振盪器之結構的一例之電路圖。
第9A圖-第9J圖係說明本發明第3實施例之訊號多工裝置之動作的時間表。
第10圖係顯示本發明第4實施例之訊號多工裝置之結構的方塊圖。
第11A圖-第11I圖係說明本發明第4實施例之訊號多工裝置之動作的時間表。
第12圖係顯示在本發明第4實施例中，給予閘控電路之輸入訊號從IDLE訊號轉換至第2個猝發訊號之際之再生時脈的相位變化之圖。
第13圖係顯示本發明第5實施例之訊號多工裝置之結構的方塊圖。
第14圖係顯示本發明第6實施例之訊號多工裝置之結構的方塊圖。
第15圖係顯示本發明第7實施例之訊號多工裝置之結構的方塊圖。
第16A圖-第16J圖係說明本發明第7實施例之訊號多工裝置之動作的時間表。
第17圖係顯示本發明第8實施例之訊號多工裝置之結構的方塊圖。
第18A圖-第18J圖係說明本發明第8實施例之訊號多工裝置之動作的時間表。
第19圖係顯示本發明第9實施例之訊號多工裝置之結構的方塊圖。
第20圖係顯示本發明第10實施例之訊號多工裝置之結構的方塊圖。
第21A圖-第21E圖係說明本發明第10實施例之訊號多工裝置之動作的時間表。
第22圖係顯示本發明第11實施例之訊號多工裝置之結構的方塊圖。
第23A圖-第23F圖係說明本發明第11實施例之訊號多 工裝置之動作的時間表。
第24圖係顯示本發明第12實施例之訊號多工裝置之結構的方塊圖。
第25A圖-第25H圖係說明本發明第12實施例之訊號多工裝置之動作的時間表。
第26圖係顯示本發明第13實施例之訊號多工裝置之結構的方塊圖。
第27A圖-第27I圖係說明本發明第13實施例之訊號多工裝置之動作的時間表。
第28圖係顯示本發明第14實施例之訊號多工裝置之結構的方塊圖。
第29A圖-第29J圖係說明本發明第14實施例之訊號多工裝置之動作的時間表。
第30圖係顯示本發明第15實施例之訊號多工裝置之結構的方塊圖。
第31A圖-第31J圖係說明本發明第15實施例之訊號多工裝置之動作的時間表。
第32圖係顯示本發明第16實施例之訊號多工裝置之結構的方塊圖。
第33A圖-第33H圖係說明本發明第16實施例之訊號多工裝置之動作的時間表。
第34圖係顯示本發明第17實施例之訊號多工裝置之結構的方塊圖。
第35圖係顯示本發明第18實施例之訊號多工裝置之結 構的方塊圖。
第36圖係顯示本發明第19實施例之訊號多工裝置之結構的方塊圖。
第37圖係顯示本發明第20實施例之訊號多工裝置之結構的方塊圖。
第38圖係顯示本發明第21實施例之訊號多工裝置之結構的方塊圖。
第39圖係顯示本發明第22實施例之訊號多工裝置之選擇器的圖。
第40圖係顯示本發明第23實施例之訊號多工裝置之選擇器的圖。
第41圖係顯示習知局端設備之接收裝置之結構的一例之方塊圖。
第42圖係顯示習知訊號多工裝置之結構之方塊圖。
第43A圖-第43E圖係說明習知訊號多工裝置之動作的時間表。
 用以實施發明之形態 第1實施例
以下，就本發明之實施例，參照圖式來說明。第1圖係顯示本發明第1實施例之訊號多工裝置之結構的方塊圖。與第42圖相同之結構附上相同之標號。本實施例之訊號多工裝置由作為選擇電路之選擇器1、作為識別電路之F/F3、時脈再生電路30a構成。時脈再生電路30a由相位比較器31、 LPF32、VCO33構成。本實施例之訊號多工裝置最主要特徵係在CDR電路，於輸入部設選擇器1，依據轉換訊號17，轉換輸入資料4與為輸入資料4之補足訊號之IDLE訊號16而選擇，而生成給予由F/F3及時脈再生電路30a構成之CDR芯部之輸入訊號。與第42圖所示之習知訊號多工裝置之主要不同係選擇器1之配置處。
參照第2A圖~第2F圖之時間表，說明本實施例之訊號多工裝置之動作。輸入包含無訊號期間之猝發訊號作為輸入資料4時，當無訊號期間增長時，PLL型時脈再生電路30a之動作便不穩定。為解決此問題，在無訊號期間，於輸入資料4將IDLE訊號16多工，而可輸出一直穩定之再生時脈7。此種IDLE訊號16之多工可藉如第2C圖所示，僅於無訊號期間，令給予選擇器1之轉換訊號17為High而實現。選擇器1於轉換訊號17為High時，選擇IDEL訊號16而輸出，當轉換訊號17為Low時，則選擇輸入資料4輸出。
選擇器1之轉換控制所需之轉換訊號17亦可從圖中未示之轉換訊號生成部供給。轉換訊號生成部有為具有PON系統之通訊時序控制功能，且具有掌握訊號接收期間之功能之LSI的MAC-IC(例如參照IEEE 802.3av規格)。又，亦可使用無訊號檢測電路，使轉換訊號17產生。使用無訊號檢測電路之轉換訊號生成部之結構揭示於日本專利公開公報平3-166836號等。
此外，於轉換訊號17為Low時，選擇器1亦可選擇IDLE訊號16是無須贅言的。
IDLE訊號16之頻率宜設定為輸入資料速率頻率之約1/2。此時，IDLE訊號16相當於輸入資料4之資料速率之0101訊號，而形成為與輸入資料4相同之週期之脈衝。此種IDLE訊號16可以與來自控制LSI(MAC-IC)之系統時脈同步之振盪器(圖中未示)或將再生時脈7分頻成1/2之分頻器(圖中未示)等產生。又，由於令IDLE訊號為具有特定之重複圖形之訊號，故亦可設圖形產生電路(圖中未示)。
如此進行，在第1圖之A點中，對短脈衝訊號將IDEL訊號16多工，可生成頻率均一之連續訊號。當從頻率穩定度高之外部振盪器供給IDLE訊號16時，可易提高此頻率之均一性。由於時脈再生電路30a僅以相位與此頻率幾乎一定之連續訊號同步，便可再生時脈，故可一直穩定地輸出再生時脈7。
動作之細節如以下。相位比較器31檢測已多工之輸入訊號與從VCO33輸出之再生時脈7的相位差。從相位比較器31輸出之相位差訊號以LPF32僅抽出低頻成分，將之作為控制訊號而輸入至VCO33之相位(頻率)控制端子。VCO33藉按控制訊號之電壓，生成時脈，輸出與輸入資料4相等之頻率之再生時脈7。由於在輸入資料4之無訊號期間中，亦輸出與IDLE訊號16同步之再生時脈7，故可進行一直穩定之時脈再生。至此之動作與第42圖所示之習知例相同。
另一方面，在本實施例中，由於選擇器1不配置於時脈再生電路30a之內部，而是配置於訊號多工裝置之輸入部，故給予F/F3之輸入訊號亦形成為在輸入資料4之無訊號期 間中，IDLE訊號16已多工之連續訊號。F/F3在再生時脈7之預定時序(例如再生時脈7之上升)，將此已多工之連續訊號重定時，而輸出再生資料6。因而，可輸出已連續訊號化之低抖動之再生資料6。
如此，在本實施例中，由於可生成頻率幾乎一定之已連續訊號化之再生資料6，故於訊號多工裝置之後段連接對應連續訊號之通用CDR電路時，消除此CDR電路之頻率同步耗損之虞，對應連續訊號之CDR電路可於其相位同步時間內完成時脈再生及資料再生。又，由於本實施例為具有輸入資料4之識別再生功能之訊號多工裝置，故於傳輸高速訊號時，亦可延伸光接收裝置與對應連續訊號之CDR電路之距離，而可使裝置之配置自由度提高。
再者，由於本實施例之訊號多工裝置作為在光接收裝置與對應連續訊號之CDR電路間交接連續訊號之機構，可進行與CDR電路之電容耦合，直流位準不同之CDR電路亦可輕易地連接。如以上所說明，在本實施例中，可提供可以簡易之結構，將猝發訊號與IDLE訊號多工之機構，且由於可對具有對應連續訊號之通用CDR電路之控制LSI直接輸入串列資料，故可謀求PON系統用裝置之小型化、低成本化、低耗費電力化以及PON系統之傳輸效率的提高。
此外，IDLE訊號16之頻率非限於輸入資料速率頻率之1/2，只要為輸入資料速率頻率之整數分之1即可，為輸入資料速率頻率之1/4之頻率亦無妨。
第2實施例
接著，就本發明第2實施例作說明。第3圖係顯示本發明第2實施例之訊號多工裝置之結構的方塊圖。與第1圖相同之結構附上同一標號。本實施例之訊號多工裝置由選擇1、F/F3、時脈再生電路30b構成。與例示於第1圖之第1實施例之不同係由閘控電路10、及為具有閘極之電壓控制振盪器之閘控VCO(以下稱為G-VCO)11構成時脈再生電路30b。
第4圖係顯示閘控電路10之結構之1例的電路圖。閘控電路10由於其中一輸入端子輸入選擇器1之輸出訊號，另一輸入端子被提升之NAND100、以NAND100之輸出作為輸入之反向器101、以反向器101之輸出作為輸入之反向器102、於其中一輸入端子輸入選擇器1之輸出訊號，於另一輸入端子輸入反向器102之輸出之NAND103構成。
G-VCO11如文獻「J.Terada,et al.,“Jitter-redution and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit”,in 2009 IEEE International Solid-State Circuits Conference Digest,pp.104-106,Feb.2009」，於以多段可變延遲反向器構成之一般之環狀振盪電路中具有可控制振盪開始之時序之閘極電路而構成。第5圖係顯示G-VCO11之結構之1例的電路圖。G-VCO11由於其中一輸入端子輸入閘控電路10之輸出，於另一輸入端子輸入G-VCO11之輸出之NAND110、以NAND110之輸出作為輸入之反向器111、以反向器111之輸出作為輸入之反向器112、一端連接於反向器111之輸出端子及反向器112之輸 入端子，另一端之電容控制端子連接於G-VCO11之頻率控制端子之可變電容113構成。此外，在本實施例中，G-VCO11之頻率控制端子被賦與G-VCO11輸出之再生時脈7之頻率與輸入資料速率頻率相等之電位。
以與第1實施例之不同為中心，說明本實施例之訊號多工裝置之動作。第6A圖-第6I圖係說明本實施例之訊號多工裝置之動作的時間表。此外，第6A圖顯示第2個猝發訊號之相位延遲1/4元位時之輸入資料4，第6B圖顯示相位無延遲時之輸入資料4。第6E圖之訊號(第3圖之A點之訊號)、第6F圖之閘控電路10之輸出、第6H圖之再生時脈7、及第6I圖之再生資料6皆係就猝發訊號之相位延遲1/4位元之情形記載者。又，第6G圖之閘控電路10之輸出係就輸入資料4之相位無延遲之情形記載者。
閘控電路10輸出於輸入訊號從「0」轉變成「1」時，衰變，於T/2(T係輸入資料4之週期)後，上升之振幅為T/2之邊緣脈衝。
從G-VCO11輸出之再生時脈7之相位以從閘控電路10輸出之邊緣脈衝控制。即，G-VCO11於從閘控電路10輸出值為「0」之邊緣脈衝時，重設，而輸出「0」，於邊緣脈衝之輸出結束，閘控電路10之輸出剛形成為「1」時，便開始振盪，閘控電路10之輸出為「1」之期間持續振盪。當以與輸入資料4之資料速率頻率相等之頻率將G-VCO11振盪時，再生時脈7之相位可調整成與輸入資料4之相位瞬間符合。
如此，由於可於邊緣脈衝轉變時，輸出瞬間同步之再 生時脈7，故與第1實施例不同，即使猝發訊號間之相對相位偏移，亦可高速回應。與第1實施例同樣地，藉將IDLE訊號16之頻率設定成輸入資料速率頻率之幾乎1/2，如第6E圖所示，可生成在輸入資料4之無訊號期間，資料速率頻率幾乎均一之IDLE訊號16已多工之多工訊號(連續訊號)。從頻率穩定度高之外部振盪器供給IDLE訊號16時，可易提高此頻率之均一性。
此種IDEL訊號16之多工可藉如第6D圖所示，僅於無訊號期間，令給予選擇器1之轉換訊號17為High而實現。選擇器1之轉換控制所需之轉換訊號17可從圖中未示之轉換訊號生成部供給。轉換訊號生成部有在第1實施例所說明之MAC-IC。又，亦可使用無訊號檢測電路，使轉換訊號17產生。使用無訊號檢測電路之轉換訊號生成部之結構揭示於日本專利公開公報平3-166836號等。
此外，如在第1實施例所說明，於轉換訊號17為Low時，選擇器1亦可選擇IDLE訊號16。
由於閘控電路10於輸入資料4從「0」轉變為「1」時，輸出邊緣脈衝，故如第6A圖所示之第2個猝發訊號般，相位對第1個猝發訊號及接在其之前之IDLE訊號16相對地延遲1/4位元時，從第2個猝發訊號之時序，開始輸出反映此延遲之邊緣脈衝。又，閘控電路10在從緊接在第6A圖所示之第2個猝發訊號結束後之無訊號期間，於IDLE訊號16從「0」轉變為「1」時，輸出邊緣脈衝。此閘控電路10之動作具有對以任何相位輸入之猝發訊號及IDLE訊號16皆可輸出時序 與該等訊號符合之邊緣脈衝之涵義。
由於G-VCO11以從閘控電路10輸出之邊緣脈衝瞬間控制振盪相位，故對以任何相位輸入之猝發訊號及IDLE訊號16皆可輸出從該等訊號之起始時，時序與訊號符合之再生時脈7。
在本實施例中，給予F/F3之輸入訊號(第3圖之A點之訊號)形成為輸入資料4與IDLE訊號16已多工之連續訊號。因而，使用再生時脈7，以F/F3識別再生輸入訊號時，可將無位元錯誤之連續訊號輸出作為再生資料6。
如此，在本實施例中，由於可生成頻率幾乎一定之已連續訊號化之再生資料6，故即使於訊號多工裝置之後段連接對應連續訊號之通用CDR電路時，亦可消除此CDR電路之頻率同步耗損之虞，對應連續訊號之CDR電路可於其相位同步時間內完成時脈再生及資料再生。又，由於本實施例為具有輸入資料4之識別再生功能之訊號多工裝置，故於傳輸高速訊號時，亦可延伸光接收裝置與對應連續訊號之CDR電路之距離，而可使裝置之配置自由度提高。
再者，由於本實施例之訊號多工裝置作為在光接收裝置與對應連續訊號之CDR電路間交接連續訊號之機構，可進行與CDR電路之電容耦合，直流位準不同之CDR電路亦可輕易地連接。如以上所說明，在本實施例中，可提供可以簡易之結構，將猝發訊號與IDLE訊號多工之機構，且由於可對具有對應連續訊號之通用CDR電路之控制LSI直接輸入串列資料，故可謀求PON系統用裝置之小型化、低成 本化、低耗費電力化以及PON系統之傳輸效率的提高。
此外，IDLE訊號16之頻率非限於輸入資料速率頻率之1/2，只要為輸入資料速率頻率之整數分之1即可，亦可為輸入資料速率頻率之1/4之頻率。
第3實施例
接著，就本發明第3實施例作說明。第7圖係顯示本發明第3實施例之訊號多工裝置之結構的方塊圖，與第1圖、第3圖相同之結構附上同一標號。本實施例之訊號多工裝置由選擇器1、F/F3、時脈再生電路30c構成。與例示於第3圖之第2實施例之主要不同係G-VCO11a之後段具有VCO12及將從VCO12輸出之再生時脈7之1/2分頻訊號作為IDLE訊號27來使用。又，時脈再生電路30c除了VCO12外，還追加了頻率比較器2、分頻器25、26。頻率比較器2、VCO12、分頻器25、26構成頻率同步環路。又，分頻器25構成將再生時脈7之1/2分頻訊號作為IDLE訊號27而輸入至選擇器1之反饋電路。
分頻器25將從VCO12輸出之再生時脈7分頻成1/2。再者，分頻器26將從分頻器25輸出之時脈分頻成1/32。結果，於頻率比較器2輸入再生時脈7之1/64分頻訊號。頻率比較器2生成反映再生時脈7之1/64分頻訊號之頻率與輸入資料速率頻率之1/64之頻率的參照時脈5之頻率差的電壓(頻率控制訊號8)。如此進行，以頻率比較器2及分頻器25、26，進行閉環控制，以使再生時脈7之分頻訊號之頻率與參照時脈5之頻率符合。以此閉環控制生成之頻率控制訊號8不僅 輸入至VCO12，亦輸入至G-VCO11a之頻率控制端子。
在此，較佳為VCO12具有與G-VCO11a相同之電路結構。G-VCO11a及VCO12如文獻「J.Terada,et al.,“Jitter-redution and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit”,in 2009 IEEE International Solid-State Circuits Conference Digest,pp.104-106,Feb.2009」所揭示，於以多段可變延遲反向器構成之一般之環狀振盪電路中具有可控制振盪開始之時序之閘極電路而構成。
第8圖係顯示G-VCO11a與VCO12之結構之一例的電路圖。G-VCO11a之結構與第2實施例之G-VCO11相同。VCO12由提升其中一輸入端子、於另一輸入端子(VCO12之輸入端子)輸入從G-VCO11a輸出之時脈及為VCO12之輸出之再生時脈7的NAND12、以NAND120之輸出作為輸入之反向器121、以反向器121之輸出作為輸入，且輸出再生時脈7之反向器122、一端連接於反向器121之輸出端子及反向器122之輸入端子，另一端之電容控制端子連接於VCO12之頻率控制端子之可變電容123構成。
當於如以上之結構之G-VCO11a之頻率控制端子與VCO12之頻率控制端子輸入以頻率同步環路生成之同一頻率控制訊號8時，可使G-VCO11a與VCO12之振盪頻率與輸入資料速率頻率一致。如此，於時脈頻率穩定化之時脈再生電路30c輸入與時脈頻率相同之資料速率頻率之輸入資料時，相同標號連續期間亦包含在內，可確立高速且穩定 之相位同步。
接著，說明本實施例之訊號多工裝置之動作。第9A圖-第9J圖係說明本實施例之訊號多工裝置之動作的時間表。此外，第9A圖顯示第2個猝發訊號之相位延遲1/4元位時之輸入資料4，第9B圖顯示相位無延遲時之輸入資料4。第9C圖之IDLE訊號27、第9F圖之訊號(第7圖之A點之訊號)、第9G圖之閘控電路10之輸出、第9I圖之再生時脈7、及第9J圖之再生資料6皆係就猝發訊號之相位延遲1/4位元之情形記載者。又，第9D圖之IDLE訊號27、第9H圖之閘控電路10之輸出係就輸入資料4之相位無延遲之情形記載者。
閘控電路10輸出於輸入訊號從「0」轉變為「1」時，衰變，於T/2(T係輸入資料4之週期)後，上升之振幅為T/2之邊緣脈衝。
G-VCO11a於從閘控電路10輸出值為「0」之邊緣脈衝時重設，而輸出「0」，於邊緣脈衝之輸出結束，閘控電路10之輸出剛形成為「1」時，開始振盪，閘控電路10之輸出為「1」之期間持續振盪。如此進行，在G-VCO11a，輸出時脈之相位可調整成與輸入資料4之相位瞬間符合。
由於從G-VCO11a輸出之相位與輸入資料4符合之時脈與為VCO12自身之輸出之再生時脈7重疊而輸入至VCO12，故再生時脈7之相位調整成與G-VCO11a之輸出時脈之相位符合(即，與輸入資料4之相位符合)。惟，由於再生時脈7之相位亦受VCO12自身之反饋訊號之影響，故可減低G-VCO11a之輸出對再生時脈7之相位造成之影響。因 此，於G-VCO11a之輸出時脈之抖動隨輸入資料4之抖動增大時，再生時脈7亦不易受G-VCO11a之輸出之影響，而可減低再生時脈7之抖動。可抑制抖動係指對輸入資料4之瞬間回應特性惡化。然而，與使用例示於第42圖或第1圖之PLL結構之時脈再生電路之訊號多工裝置比較，本實施例之訊號多工裝置可維持非常高速之回應(數位元左右以內)。
如此，在本實施例中，由於可輸出與從閘控電路10輸出之邊緣脈衝之轉變高速地同步之再生時脈7，故與第1實施例不同，在猝發訊號間之相對相位偏移時，亦可正常地運作。又，在本實施例中，由於使用再生時脈7之1/2分頻訊號作為IDLE訊號27，故與第1實施例、第2實施例同樣地，於猝發訊號之無訊號期間，將IDLE訊號16多工，而可生成頻率幾乎均一之多工訊號。在本實施例中，由於從時脈再生電路30c取出IDLE訊號27，故不需外部之振盪電路，而可謀求訊號多工裝置之小型化、低耗費電力化。
IDEL訊號27之多工可藉如第9E圖所示，僅於無訊號期間，令給予選擇器1之轉換訊號17為High而實現。關於輸出此種轉換訊號17之轉換訊號生成部，可以在第1實施例、第2實施例說明之結構實現。與第1實施例、第2實施例同樣地，於轉換訊號17為Low時，選擇器1亦可選擇IDLE訊號27。
由於閘控電路10於輸入資料4從「0」轉變為「1」時，輸出邊緣脈衝，故如第9A圖所示之第2個猝發訊號般，相位對第1個猝發訊號及接在其之前之IDLE訊號27相對地延遲1/4位元時，從第2個猝發訊號之時序開始輸出反映此延遲 之邊緣脈衝。又，閘控電路10在從緊接在第9A圖所示之第2個矩脈衝串訊號結束後之無訊號期間，於IDLE訊號27從「0」轉變為「1」時，輸出邊緣脈衝。此閘控電路10之動作具有對以任何相位輸入之矩脈衝串訊號及IDLE訊號27皆可輸出時序與該等訊號符合之邊緣脈衝之涵義。
由於VCO12可藉從閘控電路10經由G-VCO11a輸出之脈衝，高速地控制振盪相位，故對以任何相位輸入之矩脈衝串訊號及IDLE訊號27皆可輸出從該等訊號之幾乎開始時，訊號與時序吻合，且已減低抖動之再生時脈7。
在本實施例中，給予F/F3之輸入訊號(第7圖之A點之訊號)形成為輸入資料4與IDLE訊號27已多工化之連續訊號。因而，使用再生時脈7，以F/F3識別再生輸入訊號時，可將無位元錯誤之連續訊號輸出作為再生資料6。
如此，在本實施例中，由於可生成頻率幾乎一定，且低抖動之已連續訊號化之再生資料6，故即使於訊號多工裝置之後段連接對應連續訊號之通用CDR電路時，亦可消除此CDR電路之頻率同步耗損之虞，對應連續訊號之CDR電路可於其相位同步時間內完成時脈再生及資料再生。又，由於本實施例為具有輸入資料4之識別再生功能之訊號多工裝置，故於傳輸高速訊號時，亦可延伸光接收裝置與對應連續訊號之CDR電路之距離，而可使裝置之配置自由度提高。
再者，由於本實施例之訊號多工裝置作為在光接收裝置與對應連續訊號之CDR電路間交接連續訊號之機構，可 進行與CDR電路之電容耦合，直流位準不同之CDR電路亦可輕易地連接。如以上所說明，在本實施例中，可提供可以簡易之結構，將矩脈衝串訊號與IDLE訊號多工之機構，且由於可對具有對應連續訊號之通用CDR電路之控制LSI直接輸入串列資料，故可謀求PON系統用裝置之小型化、低成本化、低耗費電力化以及PON系統之傳輸效率的提高。
此外，IDLE訊號27之頻率只要為再生時脈7之頻率(輸入資料速率頻率)之整數分之1的頻率即可。
又，參照時脈5之頻率不限於輸入資料速率頻率之1/64的頻率，亦可為1/32等之頻率。亦即，分頻器25、26之總分頻比為n(n係2以上之整數)時，若於頻率比較器2輸入輸入資料速率頻率之1/n之頻率的參照時脈5時，可將再生時脈7之頻率穩定化。
第4實施例
接著，就本發明第4實施例作說明。第10圖係顯示本發明第4實施例之訊號多工裝置之結構的方塊圖。與第1圖、第3圖、第7圖相同之結構附上同一標號。本實施例之訊號多工裝置由選擇器1、F/F3、時脈再生電路30d構成。與例示於第5圖之第3實施例之不同係於G-VCO11a之輸出與VCO12之輸入間配置緩衝放大器14；將分頻比2之分頻器25變更為分頻比4之分頻器25d；將分頻比32之分頻器26變更為分頻比16之分頻器26d。在本實施例中，由於分頻器25d之分頻比係4，故使用再生時脈7之1/4分頻訊號作為IDLE訊號28。分頻器25d構成將再生時脈7之1/4分頻訊號作為IDLE 訊號28而輸入至選擇器1之反饋電路。
G-VCO11a與VCO12之結構如第3實施例所說明。當於G-VCO11a之頻率控制端子與VCO12之頻率控制端子輸入以頻率同步環路生成之同一頻率控制訊號8時，可使G-VCO11a與VCO12之振盪頻率與輸入資料速率頻率一致。如此，於時脈頻率穩定化之時脈再生電路30d輸入與時脈頻率相同之資料速率頻率之輸入資料時，相同標號連續期間亦包含在內，可確立高速且穩定之相位同步。
接著，說明本實施例之訊號多工裝置之動作。第11A圖~第11I圖係說明本實施例之訊號多工裝置之動作的時間表。此外，第11A圖顯示第2個猝發訊號之相位延遲1/2位元時之輸入資料4，第11B圖顯示相位無延遲時之輸入資料4。第11E圖之訊號(第10圖之A點之訊號)、第11F圖之閘控電路10之輸出、及第11G圖~第11H圖之再生時脈7皆係就猝發訊號之相位延遲1/2位元之情形記載者。第11G圖~第11I圖中，第11G圖之再生時脈7顯示以本實施例之訊號多工裝置輸出之時脈，第11H圖之再生時脈7顯示無緩衝放大器14，而直接結合G-VCO11a與VCO12時輸出之時脈，第11I圖之再生時脈7顯示在接在第2個猝發訊號前之時序進行再生時之時脈。
由於閘控電路10與G-VCO11a之動作與第3實施例相同，故省略說明。
由於從G-VCO11a輸出之相位與輸入資料4符合之時脈與為VCO12自身之輸出之再生時脈7重疊而輸入至 VCO12，故再生時脈7之相位調整成與G-VCO11a之輸出時脈之相位符合(即，與輸入資料4之相位符合)。惟，由於再生時脈7之相位亦受VCO12自身之反饋訊號之影響，故可減低G-VCO11a之輸出對再生時脈7之相位造成之影響。
再者，在本實施例中，由於藉於G-VCO11a與VCO12間設緩衝放大器14，緩衝放大器14使G-VCO11a之輸出訊號衰減，故更進一步減低G-VCO11a對再生時脈7之相位造成之影響。如此，由於藉設緩衝放大器14，再生時脈7之相位同步所需之回應時間增長，故可緩和IDLE訊號28與猝發訊號間之相位之急遽的變化。
IDLE訊號28使用與輸入資料4之資料速率之0011訊號同等之再生時脈7的1/4分頻訊號。因而，如第11E圖所示，可獲得在輸入資料4之無訊號期間，資料速率頻率幾乎均一之IDLE訊號28已多工之多工訊號(連續訊號)。IDEL訊號28之多工可藉如第11D圖所示，僅於無訊號期間，令給予選擇器1之轉換訊號17為High而實現。關於輸出此種轉換訊號17之轉換訊號生成部，可以在第1~第3實施例所說明之結構實現。與第1~第3實施例同樣地，於轉換訊號17為Low時，選擇器1亦可選擇IDLE訊號28。
由於閘控電路10於輸入資料4從「0」轉變為「1」時，輸出邊緣脈衝，故如第11A圖所示之第2個猝發訊號般，相位對第1個矩脈衝串訊號及接在其之前之IDLE訊號28相對地延遲1/2位元時，從第2個矩脈衝串訊號之時序開始輸出反映此延遲之邊緣脈衝。至此之動作與第3實施例相同。
從閘控電路10輸出之邊緣脈衝經由G-VCO11a及緩衝放大器14，輸入至VCO12。在此，因G-VCO11a之輸出訊號以緩衝放大器14減弱而輸入至VCO12，於VCO12之相位同步確立產生延遲。在第11G圖之例中，將此時之回應時間(相位同步確立之延遲)表示為t0至t1之時間。在此例中，相位同步之確立延遲8位元量。
為比較，於第11H圖顯示無緩衝放大器14，直接結合G-VCO11a與VCO12時之再生時脈7。此時，VCO12與G-VCO11a之輸出訊號幾乎瞬間相位同步。
於第12圖顯示給予閘控電路10之輸入訊號從IDLE訊號轉換成第2個猝發訊號之際之第11G圖、第11H圖之再生時脈7的相位變化。第12圖之220顯示第11G圖所示之本實施例之再生時脈7之相位變化，221顯示第11H圖之再生時脈7之相位變化。為時脈再生電路30d瞬間相位同步之第11H圖時，如221般，再生時脈7之相位在t0急遽地變化。另一方面，根據本實施例，在t0，持續緊接在第11I圖所示之第2猝發前之相位狀態，在至t0~t1為止之期間，逐漸確立相位同步，在t1，運作成追上第11H圖所示之瞬間回應特性。如此進行，如220般，可使再生時脈7之相位變化平順。
在本實施例中，給予F/F3之輸入訊號(第10圖之A點之訊號)形成為輸入資料4與IDLE訊號28已多工之連續訊號。如第12圖所說明，當使用已緩和急遽之相位變化之再生時脈7，以F/F3識別再生輸入訊號時，可將頻率幾乎一定，且IDLE訊號區間與猝發訊號區間之間之相位平順地變化之低 抖動的連續訊號作為再生資料6而輸出。
藉此種再生資料6之輸出，在本實施例中，於訊號多工裝置之後段連接對應連續訊號之通用CDR電路時，也因消除此CDR電路之頻率同步耗損，同時，再生資料6之相位變化平順，而可大幅縮短對應連續訊號之CDR電路之相位同步耗費的時間，故可進行更高速之時脈再生及資料再生。又，由於本實施例為具有輸入資料4之識別再生功能之訊號多工裝置，故於傳輸高速訊號時，亦可延伸光接收裝置與對應連續訊號之CDR電路之距離，而可使裝置之配置自由度提高。
再者，由於本實施例之訊號多工裝置作為在光接收裝置與對應連續訊號之CDR電路間交接連續訊號之機構，可進行與CDR電路之電容耦合，直流位準不同之CDR電路亦可輕易地連接。如以上所說明，在本實施例中，可提供可以簡易之結構，將猝發訊號與IDLE訊號多工之機構，且由於可對具有對應連續訊號之通用CDR電路之控制LSI直接輸入串列資料，故可謀求PON系統用裝置之小型化、低成本化、低耗費電力化以及PON系統之更進一步之傳送效率的提高。
此外，IDLE訊號28之頻率只要為再生時脈7之頻率(輸入資料速率頻率)之整數分之1的頻率即可。
又，參照時脈5之頻率不限於輸入資料速率頻率之1/64的頻率，為1/16等之頻率亦無妨。亦即，分頻器25d、26d之總分頻比為n(n係2以上之整數)時，若於頻率比較器2輸入 輸入資料速率頻率之1/n之頻率的參照時脈5時，可將再生時脈7之頻率穩定化。
第5實施例
接著，就本發明第5實施例作說明。第13圖係顯示本發明第5實施例之訊號多工裝置之結構的方塊圖。與第1圖、第3圖、第7圖、第10圖相同之結構附上同一標號。本實施例之訊號多工裝置由選擇器1、F/F3、時脈再生電路30e、作為轉換訊號生成部之無訊號檢測電路40構成。與例示於第10圖之第4實施例之不同係設衰減器15取代緩衝放大器14；將分頻比4之分頻器25d變更成分頻比2之分頻器25；將分頻比16之分頻器26d變更成分頻比8之分頻器26e；及設檢測輸入資料4之無訊號期間之無訊號檢測電路40。
藉令分頻器25之分頻比為2，與第4實施例比較，IDLE訊號27之頻率為2倍，與第3實施例同樣地，在可生成猝發訊號之無訊號期間頻率幾乎均一之IDLE訊號27已多工之多工訊號上並無改變。
由於分頻器25、26e之總分頻比為16，故輸入至頻率比較器2之分頻訊號之頻率亦為輸入資料速率頻率之1/16，參照時脈5之頻率亦設定成輸入資料速率頻率之1/16時，頻率比較器2正常地運作。
又，由於在本實施例中，藉於G-VCO11a之輸出與VCO12之輸入間設衰減器15，G-VCO11a之輸出訊號減弱，而輸入至VCO12，故與例示於第10圖之第4實施例同樣地，再生時脈7之相位同步所需之回應時間增長，而可緩和IDLE 訊號27與猝發訊號間之急遽之變化。衰減器15可以被動元件構成。因而，與使用緩衝放大器14之第4實施例比較，可謀求電路之小型化、低耗費電力化及成品率之提高。
再者，在本實施例中，藉設無訊號檢測電路40，以其之檢測輸出作為給予選擇器1之轉換訊號29，在MAC等上位層不易掌握之ONU之故障時等亦包含在內，可確實地檢測無訊號期間，而可生成於猝發訊號之無訊號期間，IDLE訊號27已多工之多工訊號。無訊號檢測電路40可使用比較輸入資料4與預定閾值之比較器。在此種比較器中，於輸入資料4之位準為閾值以下時，判定為無訊號，輸出High位準之轉換訊號29即可。按此轉換訊號29，選擇器1選擇IDLE訊號27輸出。
由於在本實施例中，即使無外部之無訊號檢測電路，亦可單獨以訊號多工裝置執行於猝發訊號之無訊號期間，將IDLE訊號27多工之動作，故亦可謀求可連接之裝置之自由度之提高以及裝置之小型化、低成本化。又，與例示於第10圖之第4實施例同樣地，在本實施例中，亦可再生已緩和急遽之相位變化之再生時脈7。使用此再生時脈7，以F/F3識別再生輸入訊號時，可將頻率幾乎一定，且IDLE訊號區間與猝發訊號區間之間之相位平順地變化之低抖動的連續訊號作為再生資料6而輸出。
由於藉此種再生資料6之輸出，在本實施例中，於訊號多工裝置之後段連接對應連續訊號之通用CDR電路時，亦可消除此CDR電路之頻率同步耗損，同時，再生資料6之相 位變化平順，而可大幅縮短對應連續訊號之CDR電路之相位同步耗費的時間，故可進行更高速之時脈再生及資料再生。又，由於本實施例為具有輸入資料4之識別再生功能之訊號多工裝置，故於傳輸高速訊號時，亦可延伸光接收裝置與對應連續訊號之CDR電路之距離，而可使裝置之配置自由度提高。
再者，由於本實施例之訊號多工裝置作為在光接收裝置與對應連續訊號之CDR電路間交接連續訊號之機構，可進行與CDR電路之電容耦合，直流位準不同之CDR電路亦可輕易地連接。如以上所說明，在本實施例中，可提供可以簡易之結構，將猝發訊號與IDLE訊號多工之手段，且由於可對具有對應連續訊號之通用CDR電路之控制LSI直接輸入串列資料，故可謀求PON系統用裝置之小型化、低成本化、低耗費電力化、高可靠化以及PON系統之更進一步之傳輸效率的提高。
第6實施例
接著，就本發明第6實施例作說明。第14圖係顯示本發明第6實施例之訊號多工裝置之結構的方塊圖。與第1圖、第3圖、第7圖、第10圖、第13圖相同之結構附上同一標號。本實施例之訊號多工裝置由選擇器1、F/F3、時脈再生電路30e、無訊號檢測電路40、OR電路41構成。本實施例係例示於第13圖之第5實施例的變形例，與第5實施例之不同係以無訊號檢測電路40之輸出訊號與位元率判定訊號43之OR處理生成給予選擇器1之轉換訊號42。
舉例言之，本實施例之訊號多工裝置係對應10Gbps之裝置，且應用於對應1Gbps與10Gbps之雙重速率之OLT時，除了無訊號期間外，在1Gbps之資料速率之期間，亦需將IDLE訊號27多工，而生成多工訊號。當無訊號檢測電路40之輸出在無訊號期間為High，位元率判定訊號43為1Gpbs之資料速率時，為High，為10Gbps之資料速率時，為Low，則OR電路41在輸入10Gbps之輸入資料4以外之所有期間，令轉換訊號42為High。
因而，在第14圖之A點，可生成藉IDLE訊號27之多工，資料速率幾乎均一化成10Gbps之連續訊號。此種IDLE訊號27之多工所需之位元率判定訊號43可從圖中未示之轉換訊號生成部供給。此時之轉換訊號生成部之例有MAC-IC。
如以上，在本實施例中，可實現對應於雙重速率PON系統之訊號多工裝置，而可謀求裝置之小型化、低成本化、低耗費電力化以及PON系統之傳輸效率之提高。
此外，未必需於訊號多工裝置裝備無訊號檢測電路40，亦可如第1實施例~第4實施例所例示，為裝備於訊號多工裝置之外部之結構。舉例言之，亦可利用內藏於限制放大器等之無訊號檢測電路之輸出。
第7實施例
接著，就本發明第7實施例作說明。第15圖係顯示本發明第7實施例之訊號多工裝置之結構的方塊圖。與第1圖、第3圖、第7圖、第10圖、第13圖、第14圖相同之結構附上同一標號。本實施例之訊號多工裝置由選擇器1、F/F3、時 脈再生電路30f、無訊號檢測電路40、OR電路41構成。本實施之訊號多工裝置之形態係於例示於第7圖之第3實施例之訊號多工裝置設失鎖檢測器9、無訊號檢測電路40及OR電路41，而將鎖定偏檢測器9之輸出與無訊號檢測電路40之輸出進行OR處理，將之使用作為給予選擇器1之轉換訊號44。
基本之動作與第3實施例相同，藉於無訊號期間中，將再生時脈7之1/2分頻訊號多工作為IDLE訊號27，而輸出在時脈再生電路30f，與A點之訊號之邊緣脈衝之轉變高速地同步的再生時脈7。然後，使用再生時脈7，以F/F3識別再生輸入訊號(A點之訊號)。因而，可將無位元錯誤之連續訊號作為再生資料6而輸出。
然而，亦考慮緊接在開啟電源後等，至頻率同步環路之頻率同步確立之期間，再生時脈7不穩定之情況。第16A圖~第16J圖係顯示此時之動作之時間表。第16F圖顯示緊接在開啟電源後等，不穩定之再生時脈7。第16G圖顯示穩定之再生時脈7。在第16F圖中，在至時刻t2為止之期間，再生時脈7不穩定。第16H圖之失鎖檢測器9之輸出、第16I圖之轉換訊號44、第16J圖之再生資料6皆係就再生時脈7至t2為止之期間，不穩定之情形記載者。
此外，在本實施例中，選擇器1於轉換訊號44為Low時，選擇IDLE訊號27輸出，於轉換訊號44為High時，選擇輸入資料4輸出。又，無訊號檢測電路40於輸入資料4為無訊號時，輸出Low。
由於在再生時脈7不穩定之期間，當將IDLE訊號27持續 多工時，持續反饋不穩定之再生時脈7之分頻訊號，故訊號多工裝置之動作非常地不穩定。此種之動作不穩定性可藉將失鎖檢測器9之輸出訊號利用作為選擇器1之轉換訊號44來避免。失鎖檢測器9依據頻率比較器2之輸出訊號(頻率控制訊號8)，於再生時脈7之頻率從輸入資料速率頻率偏移預定值(例如1000ppm)以上時，輸出High。藉將此種失鎖檢測器9之輸出訊號作為轉換訊號44而給予選擇器1，選擇器1選擇形成為無訊號狀態之輸入資料側。因而，由於可不選擇不穩定之IDLE訊號27，故可避免於緊接開啟電源後等，訊號多工裝置之動作不穩定。
給予選擇器1之轉換訊號44可以失鎖檢測器9之輸出與無訊號檢測電路40之輸出的OR處理生成。因此，可控制成除了失鎖之期間外，於輸入資料4存在訊號之期間，選擇器1亦可選擇輸入資料4。因而，在本實施例中，可避免於緊接開啟電源後等，訊號多工裝置之動作不穩定，於頻率同步環路達穩定狀態後，將於輸入資料4之無訊號期間IDLE訊號27已多工之連續訊號作為再生資料6而輸出。
此外，本實施例不限於第15圖所例示之結構，如第10圖或第13圖所示，亦可為於G-VCO11a與VCO12間裝備緩衝放大器14或衰減器15之結構。設緩衝放大器14或衰減器15時，可獲得抖動減低效果。
第8實施例
接著，就本發明第8實施例作說明。第17圖係顯示本發明第8實施例之訊號多工裝置之結構的方塊圖。與第1圖、 第3圖、第7圖、第10圖、第13圖~第15圖相同之結構附上同一標號。本實施例之訊號多工裝置由選擇器1、F/F3、時脈再生電路30g、無訊號檢測電路40、OR電路41構成。本實施例係例示於第15圖之第7實施例之變形例。與第7實施例比較，不同處係將給予選擇器1之轉換訊號45僅作為無訊號檢測電路40之輸出；於G-VCO11a之輸出與VCO12之輸入間設開關20，將失鎖檢測器9之輸出訊號作為控制開關20之啟動/關閉之訊號來使用。
在本實施例中，為避免緊接開啟電源後等，至頻率同步環路之頻率同步確立之期間，再生時脈7不穩定之情況，而進行開關20之適應控制。亦即，開關20於失鎖檢測器9檢測頻率同步環路之失鎖，而輸出High時，關閉，於失鎖檢測器9輸出Low時，則啟動。可按控制訊號，控制啟動/關閉之開關20如眾所皆知，可易以電晶體電路等實現。
第18A圖~第18J圖係說明本實施例之訊號多工裝置之動作的時間表。第18F圖顯示緊接在開啟電源後等，不穩定之再生時脈7，第18G圖顯示穩定之再生時脈7。在第18F圖中，在至時刻t2為止之期間，再生時脈7不穩定。第18H圖之失鎖檢測器9之輸出、第18I圖之開關20之輸出、第18J圖之再生資料6皆係就再生時脈7至t2為止之期間，不穩定之情形記載者。
藉以失鎖檢測器9之輸出，控制開關20，在頻率同步耗損之期間，無訊號檢測電路40檢測無訊號，選擇器1選擇不穩定之IDLE訊號27時，亦可防止因不穩定之IDLE訊號27而 被擾亂之G-VCO11a之輸出傳達至VCO12，而可避免頻率同步環路陷入不穩定之狀態。另一方面，在頻率同步確立之期間，可按無訊號檢測電路40之輸出，於輸入資料4之無訊號期間，將穩定之IDLE訊號27多工。如此進行，在本實施例中，可獲得與第7實施例同樣之效果。
此外，由於只要可於頻率同步耗損之期間，遮斷不穩定訊號往VCO12之傳達即可，故亦可將開關20設於閘控電路10之輸出與G-VCO11a之輸入間。
再者，本實施例不限於第17圖所例示之結構，亦可如第10圖或第13圖所示，為於G-VCO11a與VCO12間裝備緩衝放大器14或衰減器15之結構。於設緩衝放大器14或衰減器15時，可獲得抖動減低效果。
此外，在第15圖、第17圖所例示之第7實施例、第8實施例中，IDLE訊號27非限於輸入資料速率頻率(再生時脈7之頻率)之1/2，只要為輸入資料速率頻率之整數分之1之頻率即可，亦可為輸入資料速率頻率之1/4之頻率。
又，參照時脈5之頻率不限於輸入資料速率頻率之1/64之頻率，亦可為1/32等之頻率。亦即，分頻器25、26之總分頻比為n(n係2以上之整數)時，若於頻率比較器2輸入輸入資料速率頻率之1/n之頻率的參照時脈5，可使再生時脈7之頻率穩定化。
第9實施例
接著，就本發明第9實施例作說明。第19圖係顯示本發明第9實施例之訊號多工裝置之結構的方塊圖。與第1圖、 第3圖、第7圖、第10圖、第13圖~第15圖、第17圖相同之結構附上同一標號。本實施例之訊號多工裝置由選擇器1、F/F3、時脈再生電路30h構成。本實施例之訊號多工裝置之形態係於第10圖所例示之第4實施例之訊號多工裝置追加VCO13，由頻率比較器2、VCO13及分頻器25d、26d構成頻率同步環路，將以此頻率同步環路生成之頻率控制訊號8供至G-VCL11a及VCO12。分頻器25d構成將VCO13之輸出時脈之1/4分頻訊號作為IDLE訊號28而輸入至選擇器1之反饋電路。
以與第4實施例之不同為中心，說明本實施例之訊號多工裝置之動作。VCO13宜具有與G-VCO11a、VCO12相同之電路結構。G-VCO11a、VCO12之結構如在第3實施例所說明。VCO13係將與G-VCO11a同樣之時予控制用閘極電路之其中一輸入端子提升，且將VCO13之輸出反饋至時序控制用閘極電路之另一輸入端子者。
頻率比較器2反映從分頻器26d輸出之1/32分頻訊號之頻率與輸入資料速率頻率之1/32之頻率的參照時脈5之頻率差的電壓(頻率控制訊號8)，並將之輸入至VCO13之頻率控制端子。如此進行，藉頻率比較器2、分頻器25d、分頻器26d，進行閉環控制，以使VCO13之輸出之分頻訊號之頻率與參照時脈5之頻率符合。
當於如以上之結構之G-VCO11a之頻率控制端子、VCO12之頻率控制端子及VCO13之頻率控制端子輸入以頻率同步環路生成之同一頻率控制訊號8時，可使G-VCO11a 及VCO12、13之振盪頻率與輸入資料速率頻率一致。如此，於時脈頻率已穩定化之時脈再生電路30h輸入與時脈頻率相同之資料速率頻率之輸入資料4時，相同標號連續期間亦包含在內，可確立高速且穩定之相位同步。
與第10圖所例示之第4實施例比較，由於因VCO13之追加，電路規模及耗費電力增大，另一方面，可將頻率同步環路從邊緣脈衝通過路徑分開，故即使輸入與所期之資料速率不同之輸入資料4時，亦可一直輸出穩定之頻率控制訊號8。其他之動作與第4實施例相同。
在本實施例中，如第11A圖~第11I圖之時間表所示，在IDEL訊號28與猝發訊號間，相位急遽地變化時，亦可藉緩衝放大器14之效果，使其相位變化平順。給予F/F3之輸入訊號(第19圖之A點之訊號)形成為輸入資料4與IDLE訊號28已多工之連續訊號，若使用已緩和急遽之相位變化之再生時脈7，以F/F3識別再生輸入訊號時，可將頻率相位幾乎一定，且IDLE訊號區間與猝發訊號區間之間之相位平順地變化之低抖動的連續訊號作為再生資料6而輸出。
由於藉此種再生資料6之輸出，在本實施例中，於訊號多工裝置之後段連接對應連續訊號之通用CDR電路時，亦可消除此CDR電路之頻率同步耗損之虞，同時，再生資料6之相位變化平順，而可大幅縮短對應連續訊號之CDR電路之相位同步耗費的時間，故可進行更高速之時脈再生及資料再生。又，由於本實施例為具有輸入資料4之識別再生功能之訊號多工裝置，故於傳輸高速訊號時，亦可延伸光接 收裝置與對應連續訊號之CDR電路之距離，而可使裝置之配置自由度提高。
再者，由於本實施例之訊號多工裝置作為在光接收裝置與對應連續訊號之CDR電路間交接連續訊號之機構，故可進行與CDR電路之電容耦合，直流位準不同之CDR電路亦可輕易地連接。如以上所說明，在本實施例中，可提供可以簡易之結構，將猝發訊號與IDLE訊號多工之機構，且由於可對具有對應連續訊號之通用CDR電路之控制LSI直接輸入串列資料，故可謀求PON系統用裝置之小型化、低成本化、低耗費電力化以及PON系統之更進一步之傳輸效率的提高。
此外，本實施例之訊號多工裝置不限於例示於第19圖之形態，為於例示於第7圖之第3實施例、例示於第14圖之第5實施例、第6實施例之訊號多工裝置追加VCO13，以VCO13之閉環控制生成頻率控制訊號8之結構亦無妨。
IDLE訊號28不限於輸入資料速率頻率(再生時脈7之頻率)之1/4者，只要為輸入資料速率頻率之整數分之1之頻率即可。
又，參照時脈5之頻率不限於輸入資料速率頻率之1/64之頻率，為1/16等之頻率亦無妨。亦即，分頻器25d、26d之總分頻比為n(n係2以上之整數)時，若於頻率比較器2輸入頻率之1/n之頻率的參照頻率5時，可使再生時脈7之頻率穩定化。
又，閘控電路10不限於第2實施例~第9實施例所例示 者，為於輸入訊號從「1」轉變為「0」時，輸出邊緣脈衝之形態亦無妨。
又，未必需將第1實施例~第9實施例所例示之訊號多工裝置配置於控制LSI之外部，設於控制LSI之內部亦無妨。當將訊號多工裝置設於控制LSI之內部時，可謀求裝置之更進一步之小型化、低成本化及低耗費電力化。
又，再生時脈7之頻率如第1實施例~第9實施例所例示，與輸入資料4之頻率相同，此外，亦可依需要，為輸入資料4之頻率之整數分之一之頻率。
又，在第1實施例~第9實施例中，以輸入訊號4之無訊號區間以為輸入訊號4之補足訊號之IDLE訊號完全地被補足的情形作了說明，於較無訊號區間之開始點延遲輸出轉換訊號時或於在選擇器之訊號轉換產生延遲時等，為僅無訊號區間之一部份以IDLE訊號補足之狀態。此時，若補足而還遺留之無訊號區域為數百ns左右時，在大部份之後段電路亦無問題，可充分獲得本發明之效果。
第10實施例
接著，就本發明第10實施例作說明。第20圖係顯示本發明第10實施例之訊號多工裝置之結構的方塊圖，與第42圖相同之結構附上同一標號。本實施例之訊號多工裝置由作為識別電路之F/F3、時脈再生電路30a、作為選擇電路之選擇器38、39構成。時脈再生電路30a由相位比較器31、LPF32、VCO33構成。本實施例之訊號多工裝置在CDR電路，於F/F3之輸出部裝備選擇器38，依據轉換訊號47，轉 換再生資料6及為再生資料6之補足訊號之IDLE訊號53而輸出。又，於選擇器38之輸入部設選擇器39，依據轉換訊號48，轉換IDLE訊號51與IDLE訊號52，而作為IDLE訊號53輸入至選擇器38。
參照第21A圖~第21E圖之時間表，說明本實施例之訊號多工裝置之動作。此外，在第21A圖~第21E圖中，就選擇器39選擇IDLE訊號51作為IDLE訊號53輸出之情形記載。輸入包含無訊號期間之短脈衝訊號作為輸入資料4時，當再生資料6中之無訊號期間增長時，連接於後段之對應連續訊號之CDR電路之動作便不穩定。為解決此問題，在輸入資料4之無訊號期間，對再生資料6，將IDLE訊號53多工，而可一直輸出穩定之再生資料19。此種IDLE訊號53之多工如第21C圖所示，可藉令給予選擇器38之轉換訊號47僅於輸入資料4之無訊號期間為High而實現。選擇器38於轉換訊號47為High時，選擇IDLE訊號53輸出，於轉換訊號47為Low時，則選擇再生資料6輸出。
選擇器38之轉換控制所需之轉換訊號47可從圖中未示之轉換訊號生成部供給。轉換訊號生成部有具有PON系統之通訊時序控制功能，且具有掌握訊號接收期間之功能之LSI之MAC-IC。又，亦可使用無訊號檢測電路，使轉換訊號47產生。使用無訊號檢測電路之轉換訊號生成部之結構揭示於日本專利公開公報平3-166836號等。
此外，於轉換訊號47為Low時，選擇器38亦可選擇IDLE訊號53是無須贅言的
IDLE訊號51之頻率宜設定為輸入資料速率頻率之幾乎1/2。此時，IDLE訊號51相當於輸入資料4之資料速率之「0101」訊號，形成為與輸入資料4相同之週期之脈衝。又，IDLE訊號52之頻率宜設定為輸入資料速率頻率之幾乎1/4。此時，IDLE訊號52相當於輸入資料4之資料速率之「0011」訊號。IDLE訊號51可以與來自控制LSI(MAC-IC)之系統時脈同步之外部振盪器(圖中未示)或將再生時脈7分頻為1/2之分頻器(圖中未示)等產生。同樣地，IDLE訊號52可以外部振盪器或將再生時脈7分頻為1/4之分頻器等產生。又，由於令IDLE訊號51、52為具有特定重複圖形之訊號，故亦可設圖形產生電路(圖中未示)。
動作之細節如下。相位比較器31檢測輸入資料4與從VOC33輸出之再生時脈7之相位差。從相位比較器31輸出之相位差訊號以LPF32僅抽出低頻成份，作為控制訊號，輸入至VCO33之相位(頻率)控制端子。藉VCO33按控制訊號之電壓，生成時脈，而輸出與輸入資料4相等之頻率之再生時脈7。F/F3在再生脈衝7之預定時序(例如再生時脈7之上升)將輸入資料4重定時，而輸出再生資料6。至此為止之動作與第42圖所示之習知例相同。在本實施例中，在有接收波形已惡化之輸入資料4之可能性的訊號多工裝置中，不於輸入部與識別電路間加入其他電路，而不致對波形造成影響。
又，在本實施例中，由於選擇器38不配置於時脈再生電路30a之內部，而是配置於訊號多工裝置之輸出部，故從選擇器38輸出之再生資料19形成為於輸入資料4之無訊號 期間中，IDLE訊號53已多工之連續訊號。
如此，在本實施例中，由於可生成頻率幾乎一定，且已連續訊號化之再生資料19，故即使於訊號多工裝置之後段連接對應連續訊號之通用CDR電路時，亦可消除此CDR電路之頻率同步耗損之虞，對應連續訊號之CDR電路可於其相位同步時間內完成時脈再生及資料再生。又，由於本實施例為具有輸入資料4之識別再生功能之訊號多工裝置，故於傳輸高速訊號時，亦可延伸光接收裝置與對應連續訊號之CDR電路之距離，而可使裝置之配置自由度提高。
再者，由於本實施例之訊號多工裝置作為在光接收裝置與對應連續訊號之CDR電路間交接連續訊號之機構，故可進行與CDR電路之電容耦合，直流位準不同之CDR電路亦可輕易地連接。如以上所說明，在本實施例中，可提供可以簡易之結構，將猝發訊號與IDLE訊號多工之機構，且由於可對具有對應連續訊號之通用CDR電路之控制LSI直接輸入串列資料，故可謀求PON系統用裝置之小型化、低成本化、低耗費電力化以及PON系統之傳輸效率的提高。
惟，在連接於本實施例之訊號多工裝置之後段的控制LSI(MAC-IC)中，檢測、利用再生資料19之特定重複圖形時，若僅為具有「0101」之圖形之IDLE訊號51，亦有引發控制LSI之錯誤動作之可能性。是故，如前述，藉令IDLE訊號51為「0101」訊號，令IDLE訊號52為「0011」訊號，按連接於訊號多工裝置之後段之控制LSI之種類，以轉換訊號48轉換IDLE訊號51與IDLE訊號52，可避免控制LSI之錯 誤動作之問題。藉此轉換，可作為任何類型之控制LSI(MAC-IC)皆可連接，而可利用最適合之IDLE訊號53之訊號多工裝置。特別是無錯誤動作之虞時，為連接於訊號多工裝置之後段之對應連續訊號之CDR電路的高速化，使用具高頻成分之「0101」訊號作為對再生資料6多工之IDLE訊號53較理想。
此外，由於選擇器39應選擇IDLE訊號51與IDLE訊號52何者根據後段之控制LSI之種類決定，故不需於訊號多工裝置之動作中轉換，IDLE訊號之選擇固定。使用訊號多工裝置之用戶只要預先按控制LSI之種類，將轉換訊號48固定在High或Low即可。藉此，以選擇器39選擇IDLE訊號51或IDLE訊號52。
第11實施例
接著，就本發明第11實施例作說明。第22圖係顯示本發明第11實施例之訊號多工裝置之結構的方塊圖，與第20圖相同之結構附上同一標號。本實施例之訊號多工裝置由作為選擇電路之選擇器18、46、F/F3、時脈再生電路30a構成。與例示於第20圖之第10實施例之不同在於於輸入部裝備選擇器18，依據轉換訊號47，轉換輸入資料4與IDLE訊號53，將之輸入至為CDR芯部之F/F3及時脈再生電路30a。又，於選擇器18之輸入部設選擇器46，依據轉換訊號48，轉換IDLE訊號51及IDLE訊號52，而作為IDLE訊號53，輸入至選擇器18。
參照第23A圖~第23F圖之時間表，說明此訊號多工裝 置之動作。此外，在第23A圖~第23F圖，就選擇器46選擇IDLE訊號51，作為IDLE訊號53而輸出之情形記載。有輸入包含無訊號期間之猝發訊號作為輸入資料4之情形及當無訊號期間增長時，PLL型時脈再生電路30a之動作便不穩定之情形。為解決此問題，在無訊號期間，對輸入資料4，將IDLE訊號53多工化，而可一直輸出穩定之再生時脈7。此種IDLE訊號53之多工如第23圖所示，可藉令給予選擇器18之轉換訊號47僅於輸入資料4之無訊號期間為High而實現。選擇器18於轉換訊號47為High時，選擇IDLE訊號53輸出，於轉換訊號47為Low時，則選擇輸入資料4輸出。
選擇器18之轉換控制所需之轉換訊號47可從圖中未示之轉換訊號生成部供給。轉換訊號生成部有為具有PON系統之通訊時序控制功能，且具有掌握訊號接收期間之功能之LSI的MAC-IC。又，亦可使用無訊號檢測電路，使轉換訊號47產生。使用無訊號檢測電路之轉換訊號生成部之結構揭示於日本專利公開公報平3-166836號等。
此外，於轉換訊號47為Low時，選擇器18亦可選擇IDLE訊號53是無須贅言的
與第10實施例同樣地，IDLE訊號51之頻率宜設定為輸入資料速率頻率之幾乎1/2。此時，IDLE訊號51相當於輸入資料4之資料速率之「0101」訊號，形成為與輸入資料4相同之週期之脈衝。又，IDLE訊號52之頻率宜設定為輸入資料速率頻率之幾乎1/4。此時，IDLE訊號52相當於輸入資料4之資料速率之「0011」訊號。IDLE訊號51可以與來自控制 LSI(MAC-IC)之系統時脈同步之外部振盪器或將再生時脈7分頻為1/2之分頻器等產生。同樣地，IDLE訊號52可以外部振盪器或將再生時脈7分頻為1/4之分頻器等產生。又，由於令IDLE訊號51、52為具有特定重複圖形之訊號，故亦可設圖形產生電路(圖中未示)。
如此進行，在第22圖之A點，可對猝發訊號將IDLE訊號53多工，而可生成頻率均一之連續訊號。從頻率穩定度非常高之外部振盪器供給IDLE訊號51、52時，可易提高此頻率之均一性。由於時脈再生電路30a僅以與此頻率幾乎一定之連續訊號相位同步，便可再生時脈，故可一直穩定地輸出再生時脈7。
動作之細節如下。相位比較器31檢測已多工之輸入訊號與從VOC33輸出之再生時脈7之相位差。從相位比較器31輸出之相位差訊號以LPF32僅抽出低頻成分，作為控制訊號，輸入至VCO33之相位(頻率)控制端子。藉VCO33按控制訊號之電壓，生成時脈，而輸出與輸入資料4相等之頻率之再生時脈7。由於在輸入資料4之無訊號期間中，亦可輸出與IDLE訊號53同步之再生時脈7，故可再生一直穩定之時脈。至此之動作與第42圖所示之習知例相同。
另一方面，在本實施例中，由於選擇器18不配置於時脈再生電路30a之內部，而是配置於訊號多工裝置之輸入部，故給予F/F3之輸入訊號亦形成為於輸入資料4之無訊號期間中，IDLE訊號53已多工之連續訊號。F/F3在再生時脈7之預定時序(例如再生時脈7之上升)，將此已多工之連續訊 號重定時，而輸出再生資料6。因而，可輸出已連續訊號化之低抖動之再生資料6。
如此，在本實施例中，由於可生成頻率幾乎一定，且已連續訊號化之再生資料6，故即使於訊號多工裝置之後段連接對應連續訊號之通用CDR電路時，亦可消除此CDR電路之頻率同步耗損之虞，對應連續訊號之CDR電路可於其相位同步時間內完戶時脈再生及資料再生。又，由於本實施例為具有輸入資料4之識別再生功能之訊號多工裝置，故於傳輸高速訊號時，亦可延伸光接收裝置與對應連續訊號之CDR電路之距離，而可使裝置之配置自由度提高。
再者，由於本實施例之訊號多工裝置作為在光接收裝置與對應連續訊號之CDR電路間交接連續訊號之機構，可進行與CDR電路之電容耦合，直流位準不同之CDR電路亦可輕易地連接。如以上所說明，在本實施例中，可提供可以簡易之結構，將猝發訊號與IDLE訊號多工之機構，且由於可對具有對應連續訊號之通用CDR電路之控制LSI直接輸入串列資料，故可謀求PON系統用裝置之小型化、低成本化、低耗費電力化以及PON系統之傳輸效率的提高。
惟，在連接於本實施例之訊號多工裝置之後段的控制LSI(MAC-IC)中，檢測、利用再生資料6之特定重複圖形時，若僅為具有「0101」之圖形之IDLE訊號51，亦有引發控制LSI之錯誤動作之可能性。是故，如前述，藉令IDLE訊號51為「0101」訊號，令IDLE訊號52為「0011」訊號，按連接於訊號多工裝置之後段之控制LSI之種類，以轉換訊號48轉 換IDLE訊號51與IDLE訊號52，可避免控制LSI之錯誤動作之問題。藉此轉換，可作為任何類型之控制LSI(MAC-IC)皆可連接，而可利用最適合之IDLE訊號53之訊號多工裝置。特別是無錯誤動作之虞時，為連接於訊號多工裝置之後段之對應連續訊號之CDR電路的高速化，使用具高頻成分之「0101」訊號作為對輸入資料4多工之IDLE訊號53較理想。
第12實施例
接著，就本發明第12實施例作說明。第24圖係顯示本發明第12實施例之訊號多工裝置之結構的方塊圖，與第20圖、第22圖相同之結構附上同一標號。本實施例之訊號多工裝置由F/F3、時脈再生電路30b、選擇器38、39構成。與例示於第20圖之第10實施例之不同係由閘控電路10及G-VCO11構成時脈再生電路30b。
閘控電路10之結構係如第4圖所示。G-VCO11之結構係如第5圖所示。此外，在本實施例中，G-VCO11之頻率控制端子固定在G-VCO11輸出之再生時脈7之頻率與輸入資料速率頻率相等之電位。
以與第10實施例之不同為中心，說明本實施例之訊號多工裝置之動作。第25A圖~第25H圖係說明本實施例之訊號多工裝置之動作的時間表。第25A圖顯示第2個猝發訊號之相位延遲1/4元位時之輸入資料4，第25B圖顯示相位無延遲時之輸入資料4。第25E圖之閘控電路10之輸出、第25G圖之再生時脈7、及第25H圖之再生資料6皆係就猝發訊號之相位延遲1/4位元之情形記載者。又，第25F圖之閘控電路 10之輸出係就輸入資料4之相位無延遲之情形記載者。此外，在第25A圖~第25H圖中，就選擇器39選擇IDLE訊號51，作為IDLE訊號53而輸出之情形記載。
閘控電路10輸出於輸入訊號4從「0」轉變為「1」時，下降，於T/2(T係輸入資料4之週期)後上升之振幅為T/2之邊緣脈衝。
從G-VCO11輸出之再生時脈7之相位以從閘控電路10輸出之邊緣脈衝控制。即，G-VCO11於從閘控電路10輸出值為「0」之邊緣脈衝時，重設，而輸出「0」，於邊緣脈衝之輸出結束，閘控電路10之輸出剛形成為「1」時，開始振盪，閘控電路10之輸出為「1」之期間持續振盪。當以與輸入資料4之資料速率頻率相等之頻率將G-VCO11振盪時，再生時脈7之相位可調整成與輸入資料4之相位瞬間符合。
如此，由於可輸出與邊緣脈衝之轉變瞬間同步之再生脈衝7，故與第10實施例不同，在猝發訊號間之相對相位偏移時，亦可進行高速回應。
由於閘控電路10於輸入資料4從「0」轉變為「1」時，輸出邊緣脈衝，故如第25A圖所示之第2個猝發訊號般，相位對第1個猝發訊號相對地延遲1/4位元時，從第2個猝發訊號之時序開始輸出反映此延遲之邊緣脈衝。又，此閘控電路10之動作具有對以任何相位輸入之猝發訊號皆可輸出時序與該等訊號符合之邊緣脈衝之涵義。由於G-VCO11以從閘控電路10輸出之邊緣脈衝瞬間控制振盪相位，故對以任何相位輸入之猝發訊號皆可輸出從該等訊號之前頭時序已 與訊號符合之再生時脈7。因而，即使輸入資料4有無訊號期間，亦與第10實施例所述之PLL型時脈再生電路30a不同，動作不致不穩定。
與第10實施例同樣地，藉將對再生資料6多工之IDLE訊號53之頻率設定在輸入資料速率頻率之整數分之1之頻率、例如1/2或1/4之頻率，可生成再生資料19，該再生資料19係在輸入資料4之無訊號期間資料速率頻率幾乎均一之IDLE訊號53已多工之多工訊號(連續訊號)。從頻率穩定度高之外部振盪器供給IDLE訊號51、52時，可易提高此頻率之均一性。
IDLE訊號53之多工如第25D圖所示，可藉令給予選擇器38之轉換訊號47僅於輸入資料4之無訊號期間為High而實現。選擇器38之轉換控制所需之轉換訊號47可從圖中未示之轉換訊號生成部供給。轉換訊號生成部有在第10實施例所說明之MAC-IC。又，亦可使用無訊號檢測電路，使轉換訊號47產生。使用無訊號檢測電路之轉換訊號生成部之結構揭示於日本專利公開公報平3-166836號等。
此外，如第10實施例所說明，於轉換訊號47為Low時，選擇器38亦可選擇IDLE訊號53。
如此，在本實施例中，由於可生成頻率幾乎一定且低抖動之已連續訊號化之再生資料19，故即使於訊號多工裝置之後段連接對應連續訊號之通用CDR電路時，亦可消除此CDR電路之頻率同步耗損之虞，對應連續訊號之CDR電路可於其相位同步時間內完成時脈再生及資料再生。又， 由於本實施例為具有輸入資料4之識別再生功能之訊號多工裝置，故於傳輸高速訊號時，亦可延伸光接收裝置與對應連續訊號之CDR電路之距離，而可使裝置之配置自由度提高。
再者，由於本實施例之訊號多工裝置作為在光接收裝置與對應連續訊號之CDR電路間交接連續訊號之機構，故可進行與CDR電路之電容耦合，直流位準不同之CDR電路亦可輕易地連接。如以上所說明，在本實施例中，可提供可以簡易之結構將猝發訊號與IDLE訊號多工之機構，且由於可對具有對應連續訊號之通用CDR電路之控制LSI直接輸入串列資料，故可謀求PON系統用裝置之小型化、低成本化、低耗費電力化以及PON系統之傳輸效率的提高。
在本實施例中，亦藉令IDLE訊號51為前述「0101」訊號，令IDLE訊號52為前述「0011」訊號，按連接於訊號多工裝置之後段之控制LSI之種類，以轉換訊號48轉換IDLE訊號51與IDLE訊號52，可避免控制LSI之錯誤動作之問題。特別是無錯誤動作之虞時，為連接於訊號多工裝置之後段之對應連續訊號之CDR電路的高速化，使用具高頻成分之「0101」訊號作為對再生資料6多工之IDLE訊號53較理想。
第13實施例
接著，就本發明第13實施例作說明。第26圖係顯示本發明第13實施例之訊號多工裝置之結構的方塊圖，與第20圖、第22圖、第24圖相同之結構附上同一標號。本實施例之訊號多工裝置由選擇器18、46、F/F3、時脈再生電路30b 構成。本實施例之訊號多工裝置係由F/F3、時脈再生電路30b、選擇器38、39構成。與例示於第22圖之第11實施例之不同係由閘控電路10及G-VCO11構成時脈再生電路30b。
以與第11實施例之不同為中心，說明本實施例之訊號多工裝置。第27A圖~第27I圖係說明本實施例之訊號多工裝置之動作的時間表。第27A圖顯示第2個猝發訊號之相位延遲1/4元位時之輸入資料4，第27B圖顯示相位無延遲時之輸入資料4。第27E圖之訊號(第26圖之A點之訊號)、第27F圖之閘控電路10之輸出、第27H圖之再生時脈7、及第27I圖之再生資料6皆係就猝發訊號之相位延遲1/4位元之情形記載者。又，第27G圖之閘控電路10之輸出係就輸入資料4之相位無延遲之情形記載者。此外，在第27A圖~第27I圖中，就選擇器46選擇IDLE訊號51，作為IDLE訊號53而輸出之情形記載。
閘控電路10輸出於輸入訊號從「0」轉變為「1」時，下降，於T/2(T係輸入資料4之週期)後上升之振幅為T/2之邊緣脈衝。
從G-VCO11輸出之再生時脈7之相位以從閘控電路10輸出之邊緣脈衝控制。即，G-VCO11於從閘控電路10輸出值為「0」之邊緣脈衝時重設，而輸出「0」，於邊緣脈衝之輸出結束，閘控電路10之輸出剛形成為「1」時，便開始振盪，閘控電路10之輸出為「1」之期間持續振盪。當以與輸入資料4之資料速率頻率相等之頻率將G-VCO11振盪時，再生時脈7之相位可調整成與輸入資料4之相位瞬間符合。
如此，由於可輸出與邊緣脈衝之轉變瞬間同步之再生脈衝7，故與第11實施例不同，在猝發訊號間之相對相位偏移時，亦可進行高速回應。
與第11實施例同樣地，藉將IDLE訊號53之頻率設定在輸入資料速率頻率之整數分之1之頻率、例如1/2或1/4之頻率，可生成在輸入資料4之無訊號期間資料速率頻率幾乎均一之IDLE訊號53已多工之多工訊號(連續訊號)。當從頻率穩定度非常高之外振盪器供給IDLE訊號51、52時，可易提高此頻率之均一性。
IDLE訊號53之多工如第27D圖所示，可藉令給予選擇器18之轉換訊號47僅於輸入資料4之無訊號期間為High而實現。選擇器18之轉換控制所需之轉換訊號47可從圖中未示之轉換訊號生成部供給。轉換訊號生成部有在第10實施例所說明之MAC-IC。又，亦可使用無訊號檢測電路，使轉換訊號47產生。使用無訊號檢測電路之轉換訊號生成部之結構揭示於日本專利公開公報平3-166836號等。
此外，如第11實施例所說明，於轉換訊號47為Low時，選擇器18亦可選擇IDLE訊號53。
由於閘控電路10於輸入資料從「0」轉變為「1」時，輸出邊緣脈衝，故如第27A圖所示之第2個猝發訊號般，相位對第1個猝發訊號及接在其之前之IDLE訊號53相對地延遲1/4位元時，從第2個猝發訊號之時序開始輸出反映此延遲之邊緣脈衝。又，閘控電路10在從緊接在第27A圖所示之第2個猝發訊號結束後之無訊號期間，於IDLE訊號53從「0」 轉變為「1」時，輸出邊緣脈衝。此閘控電路10之動作具有對以任何相位輸入之猝發訊號及IDLE訊號53皆可輸出時序與該等訊號符合之邊緣脈衝之涵義。
由於G-VCO11以從閘控電路10輸出之邊緣脈衝瞬間控制振盪相位，故對以任何相位輸入之猝發訊號及IDLE訊號53皆可輸出從該等訊號之前頭時序已與訊號符合之再生時脈7。
在本實施例中，給予F/F3之輸入訊號(第26圖之A點之訊號)形成為輸入資料4與IDLE訊號53已多工之連續訊號。因而，使用再生時脈7，以F/F3識別再生輸入訊號時，可將無位元錯誤之連續訊號作為再生資料6而輸出。
如此，在本實施例中，由於可生成頻率幾乎一定，且低抖動之已連續訊號化之再生資料6，故即使於訊號多工裝置之後段連接對應連續訊號之通用CDR電路時，亦可消除此CDR電路之頻率同步耗損之虞，對應連續訊號之CDR電路可於其相位同步時間內完成時脈再生及資料再生。又，由於本實施例為具有輸入資料4之識別再生功能之訊號多工裝置，故於傳輸高速訊號時，亦可延伸光接收裝置與對應連續訊號之CDR電路之距離，而可使裝置之配置自由度提高。
再者，由於本實施例之訊號多工裝置作為在光接收裝置與對應連續訊號之CDR電路間交接連續訊號之機構，故可進行與CDR電路之電容耦合，直流位準不同之CDR電路亦可輕易地連接。如以上所說明，在本實施例中，可提供 可以簡易之結構，將猝發訊號與IDLE訊號多工之機構，且由於可對具有對應連續訊號之通用CDR電路之控制LSI直接輸入串列資料，故可謀求PON系統用裝置之小型化、低成本化、低耗費電力化以及PON系統之傳輸效率的提高。
在本實施例中，亦藉令IDLE訊號51為前述「0101」訊號，令IDLE訊號52為前述「0011」訊號，按連接於訊號多工裝置之後段之控制LSI之種類，以轉換訊號48轉換IDLE訊號51與IDLE訊號52，可避免控制LSI之錯誤動作之問題。特別是無錯誤動作之虞時，為連接於訊號多工裝置之後段之對應連續訊號之CDR電路的高速化，使用具高頻成分之「0101」訊號作為對輸入資料4多工之IDLE訊號53較理想。
第14實施例
接著，就本發明第14實施例作說明。第28圖係顯示本發明第14實施例之訊號多工裝置之結構的方塊圖，與第20圖、第22圖、第24圖、第26圖相同之結構附上同一標號。本實施例之訊號多工裝置由F/F3、時脈再生電路30i、選擇器38、39構成。與例示於第24圖之第12實施例之主要不同係於G-VCO11a之後段裝備VCO12；使用從VCO12輸出之再生時脈7之1/2分頻訊號作為IDLE訊號51，使用再生時脈7之1/4分頻訊號作為IDLE訊號52。又，於時脈再生電路30i除了VCO12外，還追加有頻率比較器2、分頻器25、54、55。頻率比較器2、VCO12、分頻器25、54、55構成頻率同步環路。又，分頻器25、54構成將IDLE訊號51、52輸入至選擇器39之反饋電路。
分頻器25將從VCO12輸出之再生時脈7分頻為1/2。再者，分頻器54將從分頻器25輸出之時脈(IDLE訊號51)分頻為1/2。再者，分頻器55將從分頻器54輸出之時脈(IDLE訊號52)分頻為1/16。結果，可於頻率比較器2輸入再生時脈7之1/64分頻訊號。
頻率比較器2生成反映再生時脈7之1/64分頻訊號之頻率與輸入資料速率頻率之1/64之頻率的參照時脈5之頻率差的電壓(頻率控制訊號8)。如此進行，以頻率比較器2及分頻器25、54、55，進行閉環控制，以使再生時脈7之分頻訊號之頻率與參照時脈5之頻率符合。以此閉環控制生成之頻率控制訊號8不僅輸入至VCO12，亦輸入至G-VCO11a之頻率控制端子。
G-VO11a與VCO12之結構如第8圖所示。當於G-VCO11a之頻率控制端子與VCO12之頻率控制端子輸入以頻率同步環路生成之同一頻率控制訊號8時，可使G-VCO11a與VCO12之振盪頻率與輸入資料速率頻率一致。如此，於時脈頻率已穩定化之時脈再生電路30i輸入與時脈頻率相同之資料速率頻率之輸入資料4時，相同標號連續期間亦包含在內，可確立高速且穩定之相位同步。
接著，說明本實施例之訊號多工裝置之動作。第29A圖~第29J圖係說明本實施例之訊號多工裝置之動作的時間表。第29A圖顯示第2個猝發訊號之相位延遲1/4元位時之輸入資料4，第29B圖顯示相位無延遲時之輸入資料4。第29C圖之IDLE訊號53、第29F圖之閘控電路10之輸出、第29H圖 之再生時脈7、及第29I圖之再生資料19皆係就猝發訊號之相位延遲1/4位元之情形記載者。又，第29D圖之IDLE訊號53、第29G圖之閘控電路10之輸出及第29J圖之再生資料19係就輸入資料4之相位無延遲之情形記載者。此外，在第29A圖~第29J圖中，就選擇器39選擇IDLE訊號51，作為IDLE訊號53而輸出之情形記載。
閘控電路10輸出於輸入訊號4從「0」轉變為「1」時，下降，於T/2(T係輸入資料4之週期)後上升之振幅為T/2之邊緣脈衝。
G-VCO11a於從閘控電路10輸出值為「0」之邊緣脈衝時重設，而輸出「0」，於邊緣脈衝之輸出結束，閘控電路10之輸出剛形成為「1」時，開始振盪，閘控電路10之輸出為「1」之期間持續振盪。如此進行，在G-VCO11a，輸出時脈之相位可調整成與輸入資料4之相位瞬間符合。
由於從G-VCO11a輸出之與輸入資料4相位符合之時脈與為VCO12自身之輸出之再生時脈7重疊而輸入至VCO12，故再生時脈7之相位可調整成與G-VCO11a之輸出時脈之相位符合(即，與輸入資料4之相位符合)。惟，由於再生時脈7之相位亦受VCO12自身之反饋訊號之影響，故可減低G-VCO11a之輸出對再生時脈7之相位造成之影響。因此，即使G-VCO11a之輸出時脈之脈衝寬度隨輸入資料4之抖動而變動，再生時脈7亦不易受G-VCO11a之輸出之影響，而可減低再生時脈7之抖動。可抑制抖動係指對輸入資料4之瞬間回應特性惡化。然而，與使用例示於第42圖或第 20圖之PLL結構之時脈再生電路之訊號多工裝置比較，本實施例之訊號多工裝置可維持非常高速之回應(數位元左右以內)。
如此，在本實施例中，由於可輸出與從閘控電路10輸出之邊緣脈衝之轉變高速地同步之再生時脈7，故與第10實施例不同，在猝發訊號間之相對相位偏移時，亦可正常地運作。又，在本實施例中，由於使用再生時脈7之1/2分頻訊號作為IDLE訊號51，使用再生時脈7之1/4分頻訊號作為IDLE訊號52，故與第10實施例同樣地，可生成再生資料19，該再生資料19係在輸入訊號4之無訊號期間資料速率頻率幾乎均一之IDLE訊號53已多工之多工訊號(連續訊號)。在本實施例中，由於從時脈再生電路30i取出IDLE訊號51、52，故不需外部之振盪電路，而可謀求訊號多工裝置之小型化、低耗費電力化。
IDLE訊號53之多工如第29E圖所示，可藉令給予選擇器38之轉換訊號47僅於輸入資料4之無訊號期間為High而實現。關於輸出此種轉換訊號47之轉換訊號生成部，可以在第10實施例所說明之結構實現。與第10實施例同樣地，於轉換訊號47為Low時，選擇器38亦可選擇IDLE訊號53。
由於電路10於輸入資料從「0」轉變為「1」時，輸出邊緣脈衝，故如第29A圖所示之第2個猝發訊號般，相位對第1個猝發訊號及接在其之前之IDLE訊號53相對地延遲1/4位元時，從第2個猝發訊號之時序開始輸出反映此延遲之邊緣脈衝。此閘控電路10之動作具有對以任何相位輸入之猝 發訊號及IDLE訊號53皆可輸出時序與該等訊號符合之邊緣脈衝之涵義。
由於VCO12可藉從閘控電路10經由G-VCO11a輸出之脈衝，高速地控制振盪相位，故對以任何相位輸入之猝發訊號及IDLE訊號53皆可從該等訊號之幾乎前頭訊號與時序一致，且已減低抖動之再生時脈7。因而，即使輸入資料4有無訊號期間，仍與第10實施例所述之PLL型時脈再生電路30a不同，動作不致不穩定。
又，在本實施例中，由於選擇器38不配置於時脈再生電路30i之內部，而是配置於訊號多工裝置之輸出部，故從選擇器38輸出之再生資料19形成為於輸入資料4之無訊號期間中IDLE訊號53已多工之連續訊號。
如此，在本實施例中，由於可生成頻率幾乎一定且低抖動之已連續訊號化之再生資料19，故即使於訊號多工裝置之後段連接對應連續訊號之通用CDR電路時，亦可消除此CDR電路之頻率同步耗損之虞，對應連續訊號之CDR電路可於其相位同步時間內完成時脈再生及資料再生。又，由於本實施例為具有輸入資料4之識別再生功能之訊號多工裝置，故於傳輸高速訊號時，亦可延伸光接收裝置與對應連續訊號之CDR電路之距離，而可使裝置之配置自由度提高。
再者，由於本實施例之訊號多工裝置作為在光接收裝置與對應連續訊號之CDR電路間交遞連續訊號之機構，故可進行與CDR電路之電容耦合，直流位準不同之CDR電路 亦可輕易地連接。如以上所說明，在本實施例中，可提供可以簡易之結構，將猝發訊號與IDLE訊號多工之機構，且由於可對具有對應連續訊號之通用CDR電路之控制LSI直接輸入串列資料，故可謀求PON系統用裝置之小型化、低成本化、低耗費電力化以及PON系統之傳輸效率的提高。
在本實施例中，亦藉令IDLE訊號51為前述「0101」訊號，令IDLE訊號52為前述「0011」訊號，按連接於訊號多工裝置之後段之控制LSI之種類，以轉換訊號48轉換IDLE訊號51與IDLE訊號52，可避免控制LSI之錯誤動作之問題。特別是無錯誤動作之虞時，為連接於訊號多工裝置之後段之對應連續訊號之CDR電路的高速化，使用具高頻成分之「0101」訊號作為對輸入資料4多工之IDLE訊號53較理想。
第15實施例
接著，就本發明第15實施例作說明。第30圖係顯示本發明第15實施例之訊號多工裝置之結構的方塊圖。與第20圖、第22圖、第24圖、第26圖、第28圖相同之結構附上同一標號。本實施例之訊號多工裝置由選擇器18、46、F/F3、時脈再生電路30i構成。與例示於第26圖之第13實施例之主要不同係於G-VCO11a之後段裝備VCO12；使用從VCO12輸出之再生時脈7之1/2分頻訊號作為IDLE訊號51，使用再生時脈7之1/4分頻訊號作為IDLE訊號52。又，於時脈再生電路30i除了VCO12外，還追加有頻率比較器2、分頻器25、54、55。頻率比較器2、VCO12、分頻器25、54、55構成頻率同步環路。又，分頻器25、54構成將IDLE訊號51、52輸 入至選擇器46之反饋電路。
分頻器25將從VCO12輸出之再生時脈7分頻為1/2。分頻器54將從分頻器25輸出之時脈(IDLE訊號51)分頻為1/2。再者，分頻器55將從分頻器54輸出之時脈(IDLE訊號52)分頻為1/16。結果，可於頻率比較器2輸入再生時脈7之1/64分頻訊號。
頻率比較器2生成反映再生時脈7之1/64分頻訊號之頻率與輸入資料速率頻率之1/64之頻率的參照時脈5之頻率差的電壓(頻率控制訊號8)。如此進行，以頻率比較器2及分頻器25、54、55，進行閉環控制，以使再生時脈7之分頻訊號之頻率與參照時脈5之頻率符合。以此閉環控制生成之頻率控制訊號8不僅輸入至VCO12，亦輸入至G-VCO11a之頻率控制端子。
G-VO11a與VCO12之結構如在第14實施例所說明。當於G-VCO11a之頻率控制端子與VCO12之頻率控制端子輸入以頻率同步環路生成之同一頻率控制訊號8時，可使G-VCO11a與VCO12之振盪頻率與輸入資料速率頻率一致。如此，於時脈頻率已穩定化之時脈再生電路30i輸入與時脈頻率相同之資料速率頻率之輸入資料4時，相同標號連續期間亦包含在內，可確立高速且穩定之相位同步。
接著，說明本實施例之訊號多工裝置之動作。第31A圖~第31J圖係說明本實施例之訊號多工裝置之動作的時間表。第31A圖顯示第2個猝發訊號之相位延遲1/4元位時之輸入資料4，第31B圖顯示相位無延遲時之輸入資料4。第31C 圖之IDLE訊號53、第31F圖之訊號(第30圖之A點之訊號)、第31G圖之閘控電路10之輸出、第31I圖之再生時脈7、及第31J圖之再生資料6皆係就猝發訊號之相位延遲1/4位元之情形記載者。又，第31D圖之IDLE訊號53及第31H圖之閘控電路10之輸出係就輸入資料4之相位無延遲之情形記載者。此外，在第31A圖~第31J圖中，就選擇器46選擇IDLE訊號51，作為IDLE訊號53而輸出之情形記載。
由於閘控電路10與G-VCO11a之動作與第14實施例相同，故省略說明。
由於從G-VCO11a輸出之與輸入資料4相位符合之時脈與為VCO12自身之輸出之再生時脈7重疊而輸入至VCO12，故再生時脈7之相位可調整成與G-VCO11a之輸出時脈之相位符合(即，與輸入資料4之相位符合)。惟，由於再生時脈7之相位亦受VCO12自身之反饋訊號之影響，故可減低G-VCO11a之輸出對再生時脈7之相位造成之影響。因此，即使G-VCO11a之輸出時脈之脈衝寬度隨輸入資料4之抖動而變動，再生時脈7亦不易受G-VCO11a之輸出之影響，而可減低再生時脈7之抖動。可抑制抖動係指對輸入資料4之瞬間回應特性惡化。然而，與使用例示於第42圖或第20圖之PLL結構之時脈再生電路之訊號多工裝置比較，本實施例之訊號多工裝置可維持非常高速之回應(數位元左右以內)。
如此，在本實施例中，由於可輸出與從閘控電路10輸出之邊緣脈衝之轉變高速地同步之再生時脈7，故與第11實 施例不同，在猝發訊號間之相對相位偏移時，亦可正常地運作。又，在本實施例中，由於使用再生時脈7之1/2分頻訊號作為IDLE訊號51，使用再生時脈7之1/4分頻訊號作為IDLE訊號52，故與第11實施例同樣地，可於輸入資料4之無訊號期間，將IDLE訊號53多工，而可生成頻率幾乎均一之多工訊號。在本實施例中，由於從時脈再生電路30i取出IDLE訊號51、52，故不需外部之振盪電路，而可謀求訊號多工裝置之小型化、低耗費電力化。
IDLE訊號53之多工如第31E圖所示，可藉令給予選擇器18之轉換訊號47僅於輸入資料4之無訊號期間為High而實現。關於輸出此種轉換訊號47之轉換訊號生成部，可以在第11實施例所說明之結構實現。與第11實施例同樣地，於轉換訊號47為Low時，選擇器18亦可選擇IDLE訊號53。
由於閘控電路10於輸入資料從「0」轉變為「1」時，輸出邊緣脈衝，故如第31A圖所示之第2個猝發訊號般，相位對第1個猝發訊號及接在其之前之IDLE訊號53相對地延遲1/4位元時，從第2個猝發訊號之時序開始輸出反映此延遲之邊緣脈衝。又，閘控電路10在從緊接第31A圖所示之第2個猝發訊號結束後之無訊號期間，於IDLE訊號53從「0」轉變為「1」時，輸出邊緣脈衝。此閘控電路10之動作具有對以任何相位輸入之猝發訊號及IDLE訊號53皆可輸出時序與該等訊號符合之邊緣脈衝之涵義。
由於VCO12可藉從閘控電路10經由G-VCO11a輸出之脈衝，高速地控制振盪相位，故對以任何相位輸入之猝發 訊號及IDLE訊號53皆可輸出從該等訊號之幾乎前頭訊號與時序一致，且已減低抖動之再生時脈7。
在本實施例中，給予F/F3之輸入訊號(第30圖之A點之訊號)形成為輸入資料4與IDLE訊號53已多工之連續訊號。因而，使用再生時脈7，以F/F3識別再生輸入訊號時，可將無位元錯誤之連續訊號輸出作為再生資料6。
如此，在本實施例中，由於可生成頻率幾乎一定且低抖動之已連續訊號化之再生資料6，故即使於訊號多工裝置之後段連接對應連續訊號之通用CDR電路時，亦可消除此CDR電路之頻率同步耗損之虞，對應連續訊號之CDR電路可於其相位同步時間內完成時脈再生及資料再生。又，由於本實施例為具有輸入資料4之識別再生功能之訊號多工裝置，故於傳輸高速訊號時，亦可延伸光接收裝置與對應連續訊號之CDR電路之距離，而可使裝置之配置自由度提高。
再者，由於本實施例之訊號多工裝置作為在光接收裝置與對應連續訊號之CDR電路間交接連續訊號之機構，故可進行與CDR電路之電容耦合，直流位準不同之CDR電路亦可輕易地連接。如以上所說明，在本實施例中，可提供可以簡易之結構，將猝發訊號與IDLE訊號多工之機構，且由於可對具有對應連續訊號之通用CDR電路之控制LSI直接輸入串列資料，故可謀求PON系統用裝置之小型化、低成本化、低耗費電力化以及PON系統之傳輸效率的提高。
在本實施例中，亦藉令IDLE訊號51為前述「0101」訊號，令IDLE訊號52為前述「0011」訊號，按連接於訊號多 工裝置之後段之控制LSI之種類，以轉換訊號48轉換IDLE訊號51與IDLE訊號52，可避免控制LSI之錯誤動作之問題。特別是無錯誤動作之虞時，為連接於訊號多工裝置之後段之對應連續訊號之CDR電路的高速化，使用具高頻成分之「0101」訊號作為對輸入資料4多工之IDLE訊號53較理想。
第16實施例
接著，就本發明第16實施例作說明。第32圖係顯示本發明第16實施例之訊號多工裝置之結構的方塊圖。與第20圖、第22圖、第24圖、第26圖、第28圖、第30圖相同之結構附上同一標號。本實施例之訊號多工裝置由F/F3、時脈再生電路30j、選擇器38、39構成。與例示於第28圖之第14實施例之主要不同係於頻率比較器2之後段裝備VCO13；使用VCO13之輸出時脈之1/2分頻訊號作為IDLE訊號51，使用VOC13之輸出時脈之1/4分頻訊號作為IDLE訊號52。頻率比較器2、VCO13、分頻器25、54、55構成頻率同步環路。
分頻器25將從VCO13輸出之時脈7分頻為1/2。分頻器54將從分頻器25輸出之時脈(IDLE訊號51)分頻為1/2。再者，分頻器55將從分頻器54輸出之時脈(IDLE訊號52)分頻為1/16。結果，可於頻率比較器2輸入VCO13之輸出時脈之1/64分頻訊號。
頻率比較器2生成反映VCO13之輸出時脈之1/64分頻訊號之頻率與輸入資料速率頻率之1/64之頻率的參照時脈5之頻率差的電壓(頻率控制訊號8)。如此進行，以頻率比較器2及分頻器25、54、55，進行閉環控制，以使VCO13之輸 出時脈之分頻訊號之頻率與參照時脈5之頻率符合。以此閉環控制生成之頻率控制訊號8不僅輸入至VCO13，亦輸入至G-VCO11a之頻率控制端子及VCO12之頻率控制端子。
VCO13宜具有與G-VCO11a、VCO12相同之電路結構。G-VCO11a與VCO12之結構如在第14實施例所說明。VCO13將與G-VCO11a同樣之時序控制用閘極電路之其中一輸入端子提升，且將VCO13之輸出反饋至時序控制用閘極電路之另一輸入端子。
當於如以上之結構之G-VCO11a之頻率控制端子、VCO12之頻率控制端子、VCO13之頻率控制端子輸入以頻率同步環路生成之同一頻率控制訊號8時，可使G-VCO11a與VCO12、13之振盪頻率與輸入資料速率頻率一致。如此，於時脈頻率已穩定化之時脈再生電路30j輸入與時脈頻率相同之資料速率頻率之輸入資料4時，相同標號連續期間亦包含在內，可確立高速且穩定之相位同步。
又，由於在本實施例，與第28圖所例示之第14實施例比較，因VCO13之追加，電路規模及耗費電力增大，另一方面，可將頻率同步環路從邊緣脈衝通過路徑分開，故即使輸入與所期之資料速率不同之輸入資料4時，亦可一直持續輸出所期之輸入資料速率頻率之再生時脈7，而可維持頻率同步。
如此，由於在本實施例中，可與輸入資料4獨立地維持頻率同步，故與第14實施例不同，即使於輸入資料4混入所期之資料速率以外之訊號時，仍可正常地運作。
第33A圖~第33H圖係說明本實施例之訊號多工裝置之動作的時間表。第33A圖顯示第2個猝發訊號之相位延遲1/4元位時之輸入資料4，第33B圖顯示相位無延遲時之輸入資料4。第33C圖之IDLE訊號53、第33E圖之閘控電路10之輸出、第33G圖之再生時脈7、及第33H圖之再生資料19皆係就猝發訊號之相位延遲1/4位元之情形記載者。又，第33F圖之閘控電路10之輸出係就輸入資料4之相位無延遲之情形記載者。此外，在第33A圖~第33H圖中，就選擇器39選擇IDLE訊號51，作為IDLE訊號53而輸出之情形記載。
G-VO11a及VCO12以從閘控電路10輸出之邊緣脈衝控制振盪相位。因此，如第33A圖所示，第2個猝發訊號之相位延遲1/4位元，且於第2個猝發訊號與第3個猝發訊號間混入與所期之輸入資料速率頻率不同之頻率之訊號、例如1Gbps之訊號時，G-VCO11a及VCO12與1Gbps之訊號相位同步，而產生頻率偏移。因而，若將從VCO12輸出之再生時脈7之分頻訊號輸入至頻率比較器2時，頻率控制訊號8按參照時脈5與分頻訊號之頻率差變化。
另一方面，由於在本實施例中，與第14實施例不同，再生時脈7之分頻訊號不輸入至頻率比較器2，而將頻率同步環路從邊緣脈衝通過路徑分開，故即使於輸入資料4混入所期之資料速率以外之訊號時，頻率控制訊號8亦不致變化。因而，如第33A圖所示，於1Gbps之訊號後，輸入所期之資料速率之猝發訊號時，於延遲相位同步時間後，可正常地再生資料。
又，於輸入資料4之無訊號期間從光接收裝置輸出雜訊時，有G-VCO11a與VCO12之振盪頻率偏移之情形，而在本實施例中，由於可維持穩定之頻率同步，故正常地運作。
在本實施例中，亦藉令IDLE訊號51為前述「0101」訊號，令IDLE訊號52為前述「0011」訊號，按連接於訊號多工裝置之後段之控制LSI之種類，以轉換訊號48轉換IDLE訊號51與IDLE訊號52，可避免控制LSI之錯誤動作之問題。特別是無錯誤動作之虞時，為連接於訊號多工裝置之後段之對應連續訊號之CDR電路的高速化，使用具高頻成分之「0101」訊號作為對輸入資料4多工之IDLE訊號53較理想。
第17實施例
接著，就本發明第17實施例作說明。第34圖係顯示本發明第17實施例之訊號多工裝置之結構的方塊圖。與第20圖、第22圖、第24圖、第26圖、第28圖、第30圖、第32圖相同之結構附上同一標號。本實施例之訊號多工裝置由選擇器18、46、F/F3、時脈再生電路30j構成。與例示於第30圖之第15實施例之主要不同係於頻率比較器2之後段裝備VCO13；使用VCO13之輸出時脈之1/2分頻訊號作為IDLE訊號51，使用VCO13之輸出時脈之1/4分頻訊號作為IDLE訊號52。頻率比較器2、VCO13、分頻器25、54、55構成頻率同步環路。
頻率比較器2生成反映VCO13之輸出時脈之1/64分頻訊號之頻率與輸入資料速率頻率之1/64之頻率的參照時脈5之頻率差的電壓(頻率控制訊號8)。如此進行，以頻率比較 器2及分頻器25、54、55，進行閉環控制，以使VCO13之輸出時脈之分頻訊號之頻率與參照時脈5之頻率符合。以此閉環控制所生成之頻率控制訊號8不僅輸入至VCO13，亦輸入至G-VCO11a之頻率控制端子及VCO12之頻率控制端子。
VCO13宜具有與G-VCO11a、VCO12相同之電路結構。G-VCO11a與VCO12之結構如在第14實施例所說明，VCO13之結構如在第16實施例所說明。當於G-VCO11a之頻率控制端子、VCO12之頻率控制端子、VCO13之頻率控制端子輸入以頻率同步環路生成之同一頻率控制訊號8時，可使G-VCO11a與VCO12、13之振盪頻率與輸入頻率一致。
又，由於在本實施例，與第30圖所例示之第15實施例比較，因VCO13之追加，電路規模及耗費電力增大，另一方面，可將頻率同步環路從邊緣脈衝通過路徑分開，故即使輸入與所期之資料速率不同之輸入資料4時，亦可一直持續輸出所期之輸入資料速率頻率之再生時脈7，而可維持頻率同步。
G-VCO11a及VCO12以從閘控電路10輸出之邊緣脈衝控制振盪相位。因此，於輸入資料4混入許多抖動時，G-VCO11a及VCO12之振盪頻率在外觀上增減。因而，當將從VCO12輸出之再生時脈7之分頻訊號輸入至頻率比較器2時，頻率控制訊號8按參照時脈5與分頻訊號之頻率差變化。
另一方面，由於在本實施例中，與第15實施例不同，可與輸入資料4獨立地維持頻率同步，故於輸入資料4混入許多抖動時，頻率控制訊號8不致變化，而可輸出低抖動之 再生時脈7及再生資料6。
在本實施例中，亦藉令IDLE訊號51為前述「0101」訊號，令IDLE訊號52為前述「0011」訊號，按連接於訊號多工裝置之後段之控制LSI之種類，以轉換訊號48轉換IDLE訊號51與IDLE訊號52，可避免控制LSI之錯誤動作之問題。特別是無錯誤動作之虞時，為連接於訊號多工裝置之後段之對應連續訊號之CDR電路的高速化，使用具高頻成分之「0101」訊號作為對輸入資料4多工之IDLE訊號53較理想。
第18實施例
接著，就本發明第18實施例作說明。第35圖係顯示本發明第18實施例之訊號多工裝置之結構的方塊圖。與第20圖、第22圖、第24圖、第26圖、第28圖、第30圖、第32圖、第34圖相同之結構附上同一標號。本實施例之訊號多工裝置由F/F3、時脈再生電路30k、選擇器38、39構成。與例示於第28圖之第14實施例之主要不同係於G-VCO11a之輸出與VCO12之輸入間配置緩衝放大器14。
如在第14實施例所說明，為VCO12之輸出之再生時脈7的相位可調整成G-VOC11a之輸出時脈之相位符合(即，與輸入資料4之相位符合)。惟，由於再生時脈7之相位亦受VCO12自身之反饋訊號之影響，故可減低G-VCO11a之輸出對再生時脈7之相位造成之影響。又，由於在本實施例中，藉於G-VCO11a與VCO12間設緩衝放大器14，緩衝放大器14使G-VCO11a之輸出訊號衰減，故可更進一步減低G-VCO11a對再生時脈7之相位造成之影響。
由於如此進行，在本實施例中，G-VCO11a之輸出時脈之抖動隨輸入資料4之抖動而增大時，VCO12亦不易受影響，故可減低再生時脈7之抖動。在本實施例中，將緩衝放大器14應用於第14實施例，亦可應用於第6實施例~第17實施例是無須贅言的。
第19實施例
接著，就本發明第19實施例作說明。第36圖係顯示本發明第19實施例之訊號多工裝置之結構的方塊圖。與第20圖、第22圖、第24圖、第26圖、第28圖、第30圖、第32圖、第34圖、第35圖相同之結構附上同一標號。本實施例之訊號多工裝置由選擇器18、46、F/F3、時脈再生電路30m構成。與例示於第30圖之第15實施例之主要不同係於G-VCO11a之輸出與VCO12之輸入間配置緩衝放大器14。由於本實施例之訊號多工裝置之動作及效果與第15實施例、第18實施例相同，故省略詳細之說明。
第20實施例
接著，就本發明第20實施例作說明。第37圖係顯示本發明第20實施例之訊號多工裝置之結構的方塊圖。與第20圖、第22圖、第24圖、第26圖、第28圖、第30圖、第32圖、第34圖~第36圖相同之結構附上同一標號。本實施例之訊號多工裝置由F/F3、時脈再生電路30n、選擇器38、39構成。與例示於第35圖之第18實施例之主要不同係設衰減器15取代緩衝放大器14。由於本實施例之訊號多工裝置之動作及效果與第18實施例相同，故省略詳細之說明。
第21實施例
接著，就本發明第21實施例作說明。第38圖係顯示本發明第21實施例之訊號多工裝置之結構的方塊圖。與第20圖、第22圖、第24圖、第26圖、第28圖、第30圖、第32圖、第34圖~第37圖相同之結構附上同一標號。本實施例之訊號多工裝置由選擇器18、46、F/F3、時脈再生電路30o構成。與例示於第36圖之第19實施例之主要不同係設衰減器15取代緩衝放大器14。由於本實施例之訊號多工裝置之動作及效果與第18實施例相同，故省略詳細之說明。
此外，在第10實施例~第21實施例中，IDLE訊號51之頻率不限於輸入資料速率頻率之1/2。同樣地，IDLE訊號52之頻率不限於輸入資料速率頻率之1/4。又，關於IDLE訊號51、52之種類，亦不限於2種。惟，使用VCO13之輸出時脈等資料速率頻率之訊號作為IDLE訊號51、52時，由於相當於輸入資料速率之倍之資料速率的「01」訊號，故除了超過電路之有效頻帶，於波形產生變形、抖動外，亦考慮使後段之對應連續訊號之CDR電路之動作不穩定。因而，IDLE訊號51、52之頻率為輸入資料速率頻率之N(N係2以上之整數)分之1之頻率即可。
閘控電路10不限於例示於第12實施例~第21實施例者，為於輸入訊號從「1」轉變為「0」時，輸出邊緣脈衝之形態亦無妨。
又，在第14實施例~第21實施例中，參照時脈5之頻率不限於輸入資料速率頻率之1/64的頻率，亦可為1/32等之頻 率。亦即，分頻器25、54、55之總分頻比為n(n係2以上之整數)時，若於頻率比較器2輸入輸入資料速率頻率之1/n之頻率的參照時脈5時，可將再生時脈7之頻率穩定化。
又，未必需將第10實施例~第21實施例所例示之訊號多工裝置配置於控制LSI之外部，設於控制LSI之內部亦無妨。當將訊號多工裝置設於控制LSI之內部時，可謀求裝置之更進一步之小型化、低成本化及低耗費電力化。
又，在第10實施例~第21實施形態中，以輸入訊號4之無訊號區間以為補足訊號之IDLE訊號完全地被補足的情形作了說明，於較無訊號區間之開始點延遲輸出轉換訊號時或於在選擇器之訊號轉換產生延遲時等，為僅無訊號區間之一部份以IDLE訊號補足之狀態。此時，若補足而還遺留之無訊號區域為數百ns左右時，在大部份之後段電路亦無問題，可充分獲得本發明之效果。
第22實施例
接著，就本發明第22實施例作說明。第39圖係顯示本發明第22實施例之訊號多工裝置之選擇器的圖。作為選擇電路之選擇器56係用於取代第20圖、第24圖、第28圖、第32圖、第35圖、第37圖所示之選擇器38、39者。選擇器56依據轉換訊號57，選擇再生資料6、IDLE訊號51及IDLE訊號52中任一個而輸出。如此進行，在本實施例中，可以1個選擇器56實現選擇器38、39之功能。
第23實施例
接著，就本發明第23實施例作說明。第40圖係顯示本 發明第23實施例之訊號多工裝置之選擇器的圖。作為選擇電路之選擇器58係用於取代第22圖、第26圖、第30圖、第34圖、第36圖、第38圖所示之選擇器18、46者。選擇器58依據轉換訊號57，選擇輸入資料4、IDLE訊號51及IDLE訊號52中任一個而輸出。如此進行，在本實施例中，可以1個選擇器58實現選擇器18、46之功能。
產業上之可利用性
本發明可適用於對猝發訊號將補足訊號多工之訊號多工裝置或信號調節器。
1，18，34，38，39，46，56，58‧‧‧選擇器
2‧‧‧頻率比較器
3‧‧‧正反電路(F/F)
4‧‧‧輸入資料
5‧‧‧參照時脈
6，19‧‧‧再生資料
7，35‧‧‧再生時脈
8‧‧‧頻率控制訊號
9‧‧‧失鎖檢測器
10‧‧‧閘控電路
11，11a‧‧‧具有閘極之電壓控制振盪器
12，13，33‧‧‧電壓控制振盪器(VCO)
14‧‧‧緩衝放大器
15‧‧‧衰減器
16，27，28，36，51-53‧‧‧IDLE訊號
17，29，42，44，45，47，48，57‧‧‧轉換訊號
20‧‧‧開關
25，25d，26，26d，26e，54， 55‧‧‧分頻器
30，30a-30k，30m，30n，30o‧‧‧時脈再生電路
31‧‧‧相位比較器
32‧‧‧低通濾波器(LPF)
37‧‧‧轉換訊號
40‧‧‧無訊號檢測電路
41‧‧‧OR電路
43‧‧‧位元率判定訊號
100，103，110，120‧‧‧NAND
101，102，111，112，121，122‧‧‧反向器
113，123‧‧‧可變電容
200‧‧‧光接收裝置
201‧‧‧CDR電路
202‧‧‧多工解訊器
203‧‧‧控制LSI
204‧‧‧APD-TIA
205‧‧‧LIM
206‧‧‧低速接收電路
220，221‧‧‧相位變化
A‧‧‧點
t0-t2‧‧‧時刻
第1圖係顯示本發明第1實施例之訊號多工裝置之結構的方塊圖。
第2A圖-第2F圖係說明本發明第1實施例之訊號多工裝置之動作的時間表。
第3圖係顯示本發明第2實施例之訊號多工裝置之結構的方塊圖。
第4圖係顯示本發明第2實施例之訊號多工裝置之閘控電路之結構的一例之電路圖。
第5圖係顯示本發明第2實施例之訊號多工裝置之具有閘極之電壓控制振盪器之結構的一例之電路圖。
第6A圖-第6I圖係說明本發明第2實施例之訊號多工裝置之動作的時間表。
第7圖係顯示本發明第3實施例之訊號多工裝置之結構的方塊圖。
第8圖係顯示本發明第3實施例之訊號多工裝置之具有閘極之電壓控制振盪器與電壓控制振盪器之結構的一例之電路圖。
第9A圖-第9J圖係說明本發明第3實施例之訊號多工裝置之動作的時間表。
第10圖係顯示本發明第4實施例之訊號多工裝置之結構的方塊圖。
第11A圖-第11I圖係說明本發明第4實施例之訊號多工裝置之動作的時間表。
第12圖係顯示在本發明第4實施例中，給予閘控電路之輸入訊號從IDLE訊號轉換至第2個猝發訊號之際之再生時脈的相位變化之圖。
第13圖係顯示本發明第5實施例之訊號多工裝置之結構的方塊圖。
第14圖係顯示本發明第6實施例之訊號多工裝置之結構的方塊圖。
第15圖係顯示本發明第7實施例之訊號多工裝置之結構的方塊圖。
第16A圖-第16J圖係說明本發明第7實施例之訊號多工裝置之動作的時間表。
第17圖係顯示本發明第8實施例之訊號多工裝置之結構的方塊圖。
第18A圖-第18J圖係說明本發明第8實施例之訊號多工裝置之動作的時間表。
第19圖係顯示本發明第9實施例之訊號多工裝置之結構的方塊圖。
第20圖係顯示本發明第10實施例之訊號多工裝置之結構的方塊圖。
第21A圖-第21E圖係說明本發明第10實施例之訊號多工裝置之動作的時間表。
第22圖係顯示本發明第11實施例之訊號多工裝置之結構的方塊圖。
第23A圖-第23F圖係說明本發明第11實施例之訊號多工裝置之動作的時間表。
第24圖係顯示本發明第12實施例之訊號多工裝置之結構的方塊圖。
第25A圖-第25H圖係說明本發明第12實施例之訊號多工裝置之動作的時間表。
第26圖係顯示本發明第13實施例之訊號多工裝置之結構的方塊圖。
第27A圖-第27I圖係說明本發明第13實施例之訊號多工裝置之動作的時間表。
第28圖係顯示本發明第14實施例之訊號多工裝置之結構的方塊圖。
第29A圖-第29J圖係說明本發明第14實施例之訊號多工裝置之動作的時間表。
第30圖係顯示本發明第15實施例之訊號多工裝置之結構的方塊圖。
第31A圖-第31J圖係說明本發明第15實施例之訊號多工裝置之動作的時間表。
第32圖係顯示本發明第16實施例之訊號多工裝置之結構的方塊圖。
第33A圖-第33H圖係說明本發明第16實施例之訊號多工裝置之動作的時間表。
第34圖係顯示本發明第17實施例之訊號多工裝置之結構的方塊圖。
第35圖係顯示本發明第18實施例之訊號多工裝置之結構的方塊圖。
第36圖係顯示本發明第19實施例之訊號多工裝置之結構的方塊圖。
第37圖係顯示本發明第20實施例之訊號多工裝置之結構的方塊圖。
第38圖係顯示本發明第21實施例之訊號多工裝置之結構的方塊圖。
第39圖係顯示本發明第22實施例之訊號多工裝置之選擇器的圖。
第40圖係顯示本發明第23實施例之訊號多工裝置之選擇器的圖。
第41圖係顯示習知局端設備之接收裝置之結構的一例之方塊圖。
第42圖係顯示習知訊號多工裝置之結構之方塊圖。
第43A圖-第43E圖係說明習知訊號多工裝置之動作的 時間表。
1‧‧‧選擇器
3‧‧‧正反電路(F/F)
4‧‧‧輸入資料
6‧‧‧再生資料
7‧‧‧再生時脈
16，17‧‧‧IDLE訊號
30a‧‧‧時脈再生電路
31‧‧‧相位比較器
32‧‧‧低通濾波器(LPF)
33‧‧‧電壓控制振盪器(VCO)
A‧‧‧點

Claims (18)

  1. 一種訊號多工裝置，其特徵在於包含有：選擇電路，係選擇輸入訊號及該輸入訊號之至少1個補足訊號中任一個而輸出；時脈再生電路，係調整再生時脈之相位，以符合該選擇電路之輸出訊號之時序，而輸出時序與前述選擇電路之輸出訊號符合之再生時脈；及識別電路，係依據前述再生時脈，進行前述選擇電路之輸出訊號之識別再生；又，前述再生時脈之頻率與前述輸入訊號之頻率相同，前述補足訊號之頻率係前述再生時脈之頻率之整數分之1的頻率，前述選擇電路在前述輸入訊號之無訊號期間之一部份，選擇前述補足訊號，且該訊號多工裝置更包含有將前述再生時脈之分頻訊號作為前述補足訊號而輸入至前述選擇電路之第1反饋電路。
  2. 一種訊號多工裝置，其特徵在於包含有：選擇電路，係選擇輸入訊號及該輸入訊號之至少1個補足訊號中任一個而輸出；時脈再生電路，係調整再生時脈之相位使其符合該選擇電路之輸出訊號之時序，而輸出時序與前述選擇電路之輸出訊號符合之再生時脈；及識別電路，係依據前述再生時脈，進行前述選擇電 路之輸出訊號之識別再生；又，前述再生時脈之頻率與前述輸入訊號之頻率相同，前述補足訊號之頻率係前述再生時脈之頻率之整數分之1的頻率，前述選擇電路在前述輸入訊號之無訊號期間之一部份，選擇前述補足訊號，其中前述時脈再生電路具有閘控電路及第1電壓控制振盪器；該閘控電路係於前述選擇電路之輸出訊號轉變時，輸出脈衝，該第1電壓控制振盪器係藉由調整再生時脈之相位，以符合該閘控電路之輸出脈衝之時序，而輸出時序與前述選擇電路之輸出訊號符合之再生時脈。
  3. 如申請專利範圍第2項之訊號多工裝置，其更包含有設於前述閘控電路之輸出與前述第1電壓控制振盪器之輸入間之第2電壓控制振盪器，前述第2電壓控制振盪器藉由調整輸出時脈之相位，以符合前述閘控電路之輸出脈衝之時序，而輸出時序與前述選擇電路之輸出訊號符合之時脈，前述第1電壓控制振盪器調整前述再生時脈之相位，以符合前述第2電壓控制振盪器之輸出時脈之時序。
  4. 如申請專利範圍第3項之訊號多工裝置，其更於前述第2電壓控制振盪器之輸出與前述第1電壓控制振盪器之輸入間裝備有使訊號衰減之緩衝放大器及衰減器其中任一者。
  5. 如申請專利範圍第2項之訊號多工裝置，其更包含有頻 率比較器；該頻率比較器係藉由比較前述第1電壓控制振盪器之輸出與參照時脈之頻率差，將以所期之資料速率頻率使前述第1電壓控制振盪器振盪之頻率控制訊號，輸出至前述第1電壓控制振盪器者。
  6. 如申請專利範圍第5項之訊號多工裝置，其更包含有：失鎖(loss of lock)檢測器，係檢測前述第1電壓控制振盪器之失鎖；OR電路，係設於控制前述選擇電路之轉換訊號生成部與前述選擇電路間，將前述轉換訊號生成部之輸出與前述失鎖檢測器之輸出進行OR處理後，作為給予前述選擇電路之轉換訊號而輸出；前述選擇電路在前述輸入訊號之無訊號期間，且為前述失鎖檢測器不檢測失鎖之期間，選擇前述補足訊號。
  7. 如申請專利範圍第5項之訊號多工裝置，其更包含有：失鎖檢測器，係檢測前述第1電壓控制振盪器之失鎖；及開關，係在前述失鎖檢測器檢測出失鎖之期間，控制成從前述第1電壓振盪器輸出之再生時脈之時序與前述選擇電路之輸出訊號無關係。
  8. 如申請專利範圍第3項之訊號多工裝置，其更包含有：第3電壓控制振盪器，係以頻率控制訊號，控制振盪頻率；及頻率比較器，係藉由比較該第3電壓控制振盪器之 輸出與參照時脈間的頻率差，將以所期之資料速率頻率使前述第1、第2、第3電壓控制振盪器振盪之頻率控制訊號，輸出至前述第1、第2、第3電壓控制振盪器。
  9. 如申請專利範圍第8項之訊號多工裝置，其更包含有將前述第3電壓控制振盪器之輸出時脈之分頻訊號作為前述補足訊號而輸入至前述選擇電路之第2反饋電路。
  10. 一種訊號多工裝置，其特徵在於包含有：選擇電路，係選擇輸入訊號及該輸入訊號之至少1個補足訊號中任一個而輸出；時脈再生電路，係調整再生時脈之相位以符合該選擇電路之輸出訊號之時序，而輸出時序與前述選擇電路之輸出訊號符合之再生時脈；及識別電路，係依據前述再生時脈，進行前述選擇電路之輸出訊號之識別再生；又，前述再生時脈之頻率與前述輸入訊號之頻率相同，前述補足訊號之頻率係前述再生時脈之頻率之整數分之1的頻率，前述選擇電路在前述輸入訊號之無訊號期間之一部份，選擇前述補足訊號，該訊號多工裝置更包含有生成轉換訊號之轉換訊號生成部，且該轉換訊號在前述輸入訊號之無訊號期間之一部份，使前述選擇電路選擇前述補足訊號。
  11. 如申請專利範圍第10項之訊號多工裝置，其中前述轉換訊號生成部由檢測前述輸入訊號之無訊號期間之無訊 號檢測電路構成。
  12. 如申請專利範圍第10項之訊號多工裝置，其中前述轉換訊號生成部生成在輸入所期之資料速率以外之輸入訊號之期間亦使前述選擇電路選擇前述補足訊號之轉換訊號。
  13. 如申請專利範圍第3項之訊號多工裝置，其中前述第1電壓控制振盪器與前述第2電壓控制振盪器係相同之結構。
  14. 如申請專利範圍第8項之訊號多工裝置，其中前述第1電壓控制振盪器與前述第2電壓控制振盪器至少一者係與前述第3電壓控制振盪器相同之結構。
  15. 一種訊號多工裝置，其特徵在於包含有：選擇電路，係選擇輸入訊號及該輸入訊號之至少1個補足訊號中任一個而輸出；時脈再生電路，係調整再生時脈之相位以符合該選擇電路之輸出訊號之時序，而輸出時序與前述選擇電路之輸出訊號符合之再生時脈；及識別電路，係依據前述再生時脈，進行前述選擇電路之輸出訊號之識別再生；又，前述再生時脈之頻率與前述輸入訊號之頻率相同，前述補足訊號之頻率係前述再生時脈之頻率之整數分之1的頻率，前述選擇電路在前述輸入訊號之無訊號期間之一部份，選擇前述補足訊號，其中前述補足訊號係頻率及訊號圖形至少一者不同 之複數訊號。
  16. 一種訊號多工裝置，其特徵在於包含有：選擇電路，係選擇輸入訊號及該輸入訊號之至少1個補足訊號中任一個而輸出；時脈再生電路，係調整再生時脈之相位以符合該選擇電路之輸出訊號之時序，而輸出時序與前述選擇電路之輸出訊號符合之再生時脈；及識別電路，係依據前述再生時脈，進行前述選擇電路之輸出訊號之識別再生；又，前述再生時脈之頻率與前述輸入訊號之頻率相同，前述補足訊號之頻率係前述再生時脈之頻率之整數分之1的頻率，前述選擇電路在前述輸入訊號之無訊號期間之一部份，選擇前述補足訊號，其中前述選擇電路由第1選擇電路及第2選擇電路構成；該第1選擇電路係選擇前述輸入訊號及前述補足訊號其中任一者而輸出者，該第2選擇電路係選擇在頻率及訊號圖形之至少一者不同之複數訊號中任一個，作為前述補足訊號而輸出者。
  17. 一種訊號多工裝置，其特徵在於包含有：選擇電路，係選擇輸入訊號及該輸入訊號之至少1個補足訊號中任一個而輸出；時脈再生電路，係調整再生時脈之相位以符合該選擇電路之輸出訊號之時序，而輸出時序與前述選擇電路 之輸出訊號符合之再生時脈；及識別電路，係依據前述再生時脈，進行前述選擇電路之輸出訊號之識別再生；又，前述再生時脈之頻率與前述輸入訊號之頻率相同，前述補足訊號之頻率係前述再生時脈之頻率之整數分之1的頻率，前述選擇電路在前述輸入訊號之無訊號期間之一部份，選擇前述補足訊號，該訊號多工裝置更包含有將前述再生時脈之分頻訊號作為前述補足訊號而輸入至前述選擇電路之第1反饋電路，又，前述時脈再生電路具有：閘控電路，係於前述選擇電路之輸出訊號轉變時，輸出脈衝；第1電壓控制振盪器，係藉由調整再生時脈之相位，以符合該閘控電路之輸出脈衝之時序，而輸出時序與前述選擇電路之輸出訊號符合之再生時脈；第2電壓控制振盪器，係設於前述閘控電路之輸出與前述第1電壓控制振盪器之輸入間；第3電壓控制振盪器，係以頻率控制訊號，控制振盪頻率；及頻率比較器，係藉由比較該第3電壓控制振盪器之輸出與參照時脈間的頻率差，將以所期之資料速率頻率使前述第1、第2、第3電壓控制振盪器振盪之頻率控制 訊號，輸出至前述第1、第2、第3電壓控制振盪器者；前述第2電壓控制振盪器藉由調整輸出時脈之相位，以符合前述閘控電路之輸出脈衝之時序，而輸出時序與前述選擇電路之輸出訊號符合之時脈，前述第1電壓控制振盪器調整前述再生時脈之相位，以符合前述第2電壓控制振盪器之輸出時脈之時序。
  18. 一種訊號多工裝置，其特徵在於包含有：時脈再生電路，係調整再生時脈之相位，以符合輸入訊號之時序，而輸出時序與前述輸入訊號符合之再生時脈；識別電路，係依據前述再生時脈，進行前述輸入訊號之識別再生；及選擇電路，係選擇前述識別電路之輸出訊號及該輸出訊號之至少1個補足訊號中任一個而輸出；又，前述再生時脈之頻率與前述輸入訊號之頻率相同，前述補足訊號之頻率係前述再生時脈之頻率之整數分之1之頻率，前述選擇電路在前述輸入訊號之無訊號期間之一部份，選擇前述補足訊號。
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