JP2011155566A - Ｃｄｒ回路 - Google Patents

Abstract

【課題】周波数安定度が高くジッタの少ない再生クロックを生成する。
【解決手段】ＣＤＲ回路は、入力データ４が遷移したときにパルスを出力するゲーティング回路１０と、位相同期ループ中に配置されたＶＣＯ１２と、ゲーティング回路１０の出力パルスのタイミングに合うように再生クロック７の位相を調整することにより、入力データ４とタイミングの合った再生クロック７を出力するＧ−ＶＣＯ１３と、入力データ４のデータ識別を再生クロック７に基づいて行うフリップフロップ３とを備える。入力データ４のデータレートと等しい周波数の参照クロック５またはＶＣＯ１２の出力クロックは、注入信号９としてＧ−ＶＣＯ１３に入力される。
【選択図】 図１

Description

本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行うＣＤＲ回路に関するものである。

ＦＴＴＨ（Fiber To The Home）を実現する手段として開発が進められているＰＯＮ（Passive Optical Network）方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、局側で非同期に受信するバーストデータに対して瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングするＣＤＲ（Clock Data Recovery）回路が必須である。この種の回路は、例えば非特許文献１において参照できる。

図１１はこのような用途に用いられるＣＤＲ回路の構成例を示している。ゲーティング回路１０に入力データ４が入力されると、入力データ４のエッジに同期したパルスが出力される。ゲーティング回路１０からのエッジパルスがゲート付きのＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）であるゲーティッドＶＣＯ（以下、Ｇ−ＶＣＯとする）１１に入力されると、Ｇ−ＶＣＯ１１は、当該エッジパルスのタイミング、つまり電圧値偏移点をトリガとしてその発振位相がエッジパルスの位相（すなわち、入力データ４の位相）と合うように調整される。位相を調整された発振信号は、入力データ４との位相が合った再生クロック７としてＧ−ＶＣＯ１１から出力される。再生クロック７は、フリップフロップ（以下、Ｆ／Ｆとする）３のクロック端子に入力され、Ｆ／Ｆ３のデータ入力端子に入力される入力データ４のリタイミングに使用される。これにより、Ｆ／Ｆ３から再生データ６が出力される。

一方、Ｇ−ＶＣＯ１１と同一構成のサブＶＣＯ１２が周波数比較器２と共にＰＬＬ（Phase-Locked Loop）を形成している。このサブＶＣＯ１２は、入力データ４のデータレートと等しい周波数の参照クロック５またはその周波数の整数分の１の周波数の参照クロック５の近辺の周波数で発振している。周波数比較器２は、サブＶＣＯ１２から出力される出力クロックの周波数と参照クロック５の周波数とを比較し、サブＶＣＯ１２の出力クロックの周波数が参照クロック５の周波数より高ければ、サブＶＣＯ１２の発振周波数を下げるように制御する制御信号８を出力し、サブＶＣＯ１２の出力クロックの周波数が参照クロック５の周波数より低ければ、サブＶＣＯ１２の発振周波数を上げるように制御する制御信号８を出力する。周波数比較器２から出力される制御信号８は、サブＶＣＯ１２の周波数制御端子に供給されると同時に、Ｇ−ＶＣＯ１１の周波数制御端子にも供給される。これにより、サブＶＣＯ１２から出力されるクロックの周波数とＧ−ＶＣＯ１１から出力される再生クロック７の周波数とが同じになるように制御される。

図１１に示した従来構成によれば、入力データ４のデータレートとＧ−ＶＣＯ１１から出力される再生クロック７の周波数とは常に一致するはずなので、入力データ４が入力された時にはＧ−ＶＣＯ１１は位相だけ合わせれば良く、瞬時に入力データ４との同期を確立することが期待できる。

M.Nogawa，et al.，"A 10Gb/s Burst-Mode CDR IC in 0.13μm CMOS"，in 2005 IEEE International Solid-State Circuits Conference Digest，p.228-229，Feb.2005

しかしながら、図１１に示したような構成が理想的に動作するためには、Ｇ−ＶＣＯ１１とサブＶＣＯ１２が完全に同一であることが必要である。仮にＩＣ上にこれらのＶＣＯを同一構成で集積したとしても、プロセスのバラツキにより厳密に同一のＶＣＯを形成することは事実上不可能である。したがって、図１１に示した構成では、サブＶＣＯ１２の発振周波数とＧ−ＶＣＯ１１から出力される再生クロック７の周波数にズレが生じ、ジッタの増大などを引き起こしてしまう可能性があった。更に、仮に全く同一のＶＣＯで構成できたとしても、Ｇ−ＶＣＯ１１の発振周波数はフィードフォワードで制御されるため、ＰＬＬ制御されるサブＶＣＯ１２とは異なり、発振周波数を厳密には一定に保つことができず、周波数誤差によるジッタの増大を招いてしまうという本質的な問題がある。また、図１１に示した構成では、再生クロック７の位相を入力データ４の位相に合わせるので、入力データ４にジッタがあると、そのジッタがそのまま再生クロック７および再生データ６に現れてしまうという問題点もあった。

本発明の目的は、上記従来の問題点を解決し、周波数安定度が高くジッタの少ない再生クロックを発生できるＣＤＲ回路を提供することにある。

本発明のＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、位相同期ループ中に配置された第１の電圧制御発振器と、前記ゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第２の電圧制御発振器と、前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路とを備え、前記入力データのデータレートと等しい周波数の参照クロックまたは前記第１の電圧制御発振器の出力クロックを注入信号として前記第２の電圧制御発振器に入力したことを特徴とするものである。
また、本発明のＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、位相同期ループ中に配置された第１の電圧制御発振器と、前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合った出力クロックを出力する第２の電圧制御発振器と、この第２の電圧制御発振器の後ろに縦続接続され、前段の電圧制御発振器の出力パルスのタイミングに合うように出力クロックの位相を調整するｎ個（ｎは１以上の整数）の第３の電圧制御発振器と、前記入力データのデータ識別を、前記ｎ個の第３の電圧制御発振器のうち最後尾の電圧制御発振器から出力されるクロックに基づいて行うデータ識別回路とを備え、前記入力データのデータレートと等しい周波数の参照クロックまたは前記第１の電圧制御発振器の出力クロックを注入信号として前記第２、第３の電圧制御発振器のうち少なくとも１個に入力したことを特徴とするものである。

また、本発明のＣＤＲ回路の１構成例において、前記第２の電圧制御発振器は、一方の入力端子に前記ゲーティング回路の出力が入力される第１のゲート回路と、この第１のゲート回路の出力を入力とし、外部から入力される周波数制御信号に応じた周波数のクロックを出力する第１のフィードバック発振回路とから構成され、前記第１のゲート回路の他方の入力端子に、前記第１のフィードバック発振回路の出力と前記注入信号とを入力したことを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記第３の電圧制御発振器は、一方の入力端子が一定電圧に設定される第２のゲート回路と、この第２のゲート回路の出力を入力とし、外部から入力される周波数制御信号に応じた周波数のクロックを出力する第２のフィードバック発振回路とから構成され、前記第２のゲート回路の他方の入力端子に、前段の電圧制御発振器の出力と前記第２のフィードバック発振回路の出力と前記注入信号とを入力したことを特徴とするものである。

また、本発明のＣＤＲ回路の１構成例は、さらに、前記第２、第３の電圧制御発振器のうち少なくとも１個に入力される前記注入信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記第２の電圧制御発振器の出力端子と前記ｎ個の第３の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、前記ｎ個の第３の電圧制御発振器のうち１個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも１箇所に電圧制御発振器の出力を減衰させるバッファ増幅器または減衰器を備えることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、前記電圧制御発振器を全て同一構成としたことを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記位相同期ループは、前記第１の電圧制御発振器と、前記参照クロックと前記第１の電圧制御発振器の出力信号とを比較して周波数制御信号を前記第１の電圧制御発振器の周波数制御端子に供給する周波数比較器とから構成され、前記周波数比較器は、前記周波数制御信号を、前記第２、第３の電圧制御発振器のうち少なくとも１個の電圧制御発振器の周波数制御端子にも供給することを特徴とするものである。

本発明によれば、入力データが遷移したときにパルスを出力するゲーティング回路と、位相同期ループ中に配置された第１の電圧制御発振器と、ゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整する第２の電圧制御発振器とを設け、入力データのデータレートと等しい周波数の参照クロックまたは第１の電圧制御発振器の出力クロックという高安定化されたクロック信号を注入信号として第２の電圧制御発振器に入力することにより、周波数安定度が高くジッタの少ない再生クロックを生成することができる。その結果、本発明では、ＣＤＲ回路を用いるＰＯＮシステムのデータ転送効率の向上およびダイナミックレンジの向上に寄与することができる。

また、本発明では、入力データが遷移したときにパルスを出力するゲーティング回路と、位相同期ループ中に配置された第１の電圧制御発振器と、ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整する第２の電圧制御発振器と、第２の電圧制御発振器の後ろに縦続接続され、前段の電圧制御発振器の出力パルスのタイミングに合うように出力クロックの位相を調整するｎ個の第３の電圧制御発振器とを設け、入力データのデータレートと等しい周波数の参照クロックまたは第１の電圧制御発振器の出力クロックという高安定化されたクロック信号を注入信号として第２、第３の電圧制御発振器のうち少なくとも１個に入力することにより、周波数安定度が高くジッタのより一層少ない再生クロックを生成することができる。その結果、本発明では、ＣＤＲ回路を用いるＰＯＮシステムのデータ転送効率の向上およびダイナミックレンジの向上に寄与することができる。

また、本発明では、第２、第３の電圧制御発振器のうち少なくとも１個に入力される注入信号を減衰させるバッファ増幅器または減衰器を設けることにより、入力データの位相により一層同期した再生クロックを生成することができる。

また、本発明では、第２の電圧制御発振器の出力端子とｎ個の第３の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、ｎ個の第３の電圧制御発振器のうち１個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも１箇所に電圧制御発振器の出力を減衰させるバッファ増幅器または減衰器を設けることにより、再生クロックのジッタをより一層低減することが可能になる。

本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第１の実施の形態に係るＣＤＲ回路におけるＧ−ＶＣＯの構成の１例を示す回路図である。 本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第３の実施の形態に係るＣＤＲ回路におけるＶＣＯの構成の１例を示す回路図である。 本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第５の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第６の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第７の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第８の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 従来のＣＤＲ回路の構成を示すブロック図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、周波数比較器２と、Ｆ／Ｆ３と、ゲーティング回路１０と、ＶＣＯ１２と、Ｇ−ＶＣＯ１３とから構成される。図１１に示した従来のＣＤＲ回路との相違は、ＶＣＯ１２の出力クロックを注入信号９としてメインＶＣＯであるＧ−ＶＣＯ１３に注入している点である。

ＶＣＯ１２は、入力データ４のデータレートと等しい周波数の参照クロック５が入力されていれば、ＣＤＲ回路への入力データ４の入力の有無にかかわらず、参照クロック５に同期した周波数安定度の非常に高いクロックを出力する。このような高安定なクロックを注入信号９としてＧ−ＶＣＯ１３に注入することで、従来は周波数制御信号のフィードフォワード制御のみで安定化していたＧ−ＶＣＯ１３を、非常に安定度の高い状態に保つことができるため、入力データ４に多くのジッタが含まれている場合においても、ジッタを低減した再生クロック７を再生できることになる。以下に、本実施の形態のＣＤＲ回路の動作を詳述する。

ゲーティング回路１０は、入力データ４が「０」から「１」に遷移したときに、例えば幅がＴ／２（Ｔは入力データ４の周期）のパルスを出力する。あるいは、ゲーティング回路１０は、入力データ４が「１」から「０」に遷移したときにパルスを出力してもよい。こうして、ゲーティング回路１０は、入力データ４のエッジを検出し、発振位相制御信号となるエッジパルスを生成する。ゲーティング回路１０の出力パルスは、Ｇ−ＶＣＯ１３の入力端子に入力される。

Ｇ−ＶＣＯ１３から出力される再生クロック７の位相は、ゲーティング回路１０の出力パルスにより制御される。すなわち、Ｇ−ＶＣＯ１３は、ゲーティング回路１０から例えば値が「０」のパルスが出力されたときはリセットされ「０」を出力し、パルスの出力が終了してゲーティング回路１０の出力が「１」になった途端に発振を始め、ゲーティング回路１０の出力が「１」の間は発振を続ける。こうして、Ｇ−ＶＣＯ１３においては、再生クロック７の位相が入力データ４の位相と合うように調整される。

データ識別回路となるＦ／Ｆ３は、入力データ４を再生クロック７の所定のタイミング（例えば再生クロック７の立ち上がり）でリタイミングして、再生データ６を出力する。
一方、ＶＣＯ１２と周波数比較器２とは、周波数制御回路を構成しており、入力データ４のデータレートと等しい周波数の参照クロック５と同じ周波数で発振している。

周波数比較器２の出力端子から出力される制御信号８は、ＶＣＯ１２の周波数制御端子に供給されると同時に、Ｇ−ＶＣＯ１３の周波数制御端子にも供給される。Ｇ−ＶＣＯ１３およびＶＣＯ１２は同じ回路構成であるため、同一の制御信号８が供給されると同一の周波数で発振する。したがって、ＶＣＯ１２の発振周波数と再生クロック７の周波数とが同じになるように制御される。Ｇ−ＶＣＯ１３およびＶＣＯ１２は、例えば多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。

以上の動作は図１１に示した従来のＣＤＲ回路と同様であるが、本実施の形態では、さらにＶＣＯ１２の出力クロックを注入信号９としてＧ−ＶＣＯ１３に注入している。図２はＧ−ＶＣＯ１３の構成の１例を示す回路図である。Ｇ−ＶＣＯ１３は、一方の入力端子がＧ−ＶＣＯ１３の入力端子に接続され、他方の入力端子がＧ−ＶＣＯ１３の出力端子および注入端子に接続されたＮＡＮＤ１３０と、ＮＡＮＤ１３０の出力を入力とするインバータ１３１と、インバータ１３１の出力を入力とし、出力端子がＧ−ＶＣＯ１３の出力端子に接続されたインバータ１３２と、一端がインバータ１３１の出力端子およびインバータ１３２の入力端子に接続され、容量制御端子（図示せず）がＧ−ＶＣＯ１３の周波数制御端子に接続された可変容量素子（バラクタダイオード）１３３とから構成される。

ＶＣＯ１２もＧ−ＶＣＯ１３と同じ回路構成で実現できる。ただし、ＶＣＯ１２の場合は、入力段のＮＡＮＤの一方の入力端子（図２に示したＧ−ＶＣＯ１３においてゲーティング回路１０からのエッジパルスを受ける入力端子）がプルアップされ、ＮＡＮＤの他方の入力端子にはＶＣＯ１２の出力クロックのみが入力されるようにしておけばよい。これにより、常時発振するＶＣＯとして使用できる。

前述のとおり、ＶＣＯ１２の発振周波数は、周波数比較器２による閉ループ制御によって参照クロック５の周波数と同一になるよう高安低化制御されている。したがって、Ｇ−ＶＣＯ１３の可変容量素子１３３にもＶＣＯ１２の制御信号８と同じ制御信号を入力すれば、ＶＣＯ１２とＧ−ＶＣＯ１３は同一の周波数で発振することが期待される。しかしながら、厳密には２つのＶＣＯの特性を完全に同一にすることは不可能であることに加えて、Ｇ−ＶＣＯ１３の発振周波数はフィードフォワードで制御されるため、Ｇ−ＶＣＯ１３の発振周波数の揺らぎを抑えることは非常に困難である。

そこで、本実施の形態では、Ｇ−ＶＣＯ１３内のＮＡＮＤ１３０の２つの入力端子のうち再生クロック７の帰還を受けている方の入力端子に、ＶＣＯ１２の出力クロックを注入信号９として注入するようにした。参照クロック５により高安定化されているＶＣＯ１２の出力クロックの影響を受けることで、Ｇ−ＶＣＯ１３の発振周波数はより安定する。Ｇ−ＶＣＯ１３の発振周波数が安定するのは、発振の立ち上がり段階で注入されたＶＣＯ１２のクロックが、発振の種火的な役割を果たすためと、入力データ４の周波数変動に対して安定化手段のような役割を果たすためである。その結果、本実施の形態では、周波数の揺らぎを抑制した高安定な再生クロック７を生成することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態の変形例であり、ＶＣＯ１２の出力端子とＧ−ＶＣＯ１３の注入端子との間に減衰器３０を設けたものである。

第１の実施の形態によれば、周波数の揺らぎを抑制した高安定な再生クロック７を生成することができるが、注入信号９には、入力データ４に対する位相同期の確立を遅くしてしまうという副作用もある。そこで、本実施の形態では、注入信号９を減衰させる減衰器３０を設けることにより、注入信号９が高レベルになった場合であっても、再生クロック７の位相が注入信号９に支配されないように注入信号９を弱めることができ、入力データ４の位相に同期した再生クロック７を生成することができる。

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。本実施の形態と図１に示した第１の実施の形態との相違は、ＶＣＯ１２からの注入信号９をＧ−ＶＣＯ１３に注入する代わりに、Ｇ−ＶＣＯ１３の出力端子とＦ／Ｆ３のクロック端子との間にＶＣＯ１４を設け、注入信号９をＶＣＯ１４の入力端子に注入するようにしたことである。

ＶＣＯ１４は、ＶＣＯ１２、Ｇ−ＶＣＯ１３と同じ回路構成であることが好ましい。図５はＶＣＯ１４の構成の１例を示す回路図である。ＶＣＯ１４は、一方の入力端子がプルアップされ、他方の入力端子がＶＣＯ１４の入力端子およびＶＣＯ１４の出力端子に接続されたＮＡＮＤ１４０と、ＮＡＮＤ１４０の出力を入力とするインバータ１４１と、インバータ１４１の出力を入力とし、出力端子がＶＣＯ１４の出力端子に接続されたインバータ１４２と、一端がインバータ１４１の出力端子およびインバータ１４２の入力端子に接続され、容量制御端子（図示せず）がＶＣＯ１４の周波数制御端子に接続された可変容量素子１４３とから構成される。前述のとおり、注入信号９は、ＶＣＯ１４の入力端子に注入される。

Ｇ−ＶＣＯ１３、ＶＣＯ１２、ＶＣＯ１４を同じ構成とすれば、ＶＣＯ１２を用いた閉ループ制御で生成された制御信号８をＧ−ＶＣＯ１３およびＶＣＯ１４にも入力することで、３つのＶＣＯは同一の周波数で発振することが期待される。
本実施の形態では、第１の実施の形態のＣＤＲ回路に対してＶＣＯ１４を付加することにより、入力データ４にジッタが含まれている場合においても、再生クロック７のジッタをより一層低減することができる。このジッタの低減効果は、Ｇ−ＶＣＯ１３と注入信号９が入力されるＶＣＯ１４の２段階でジッタを低減できることに起因する。

さらに、本実施の形態では、ゲーティング回路１０からのパルスではなく、Ｇ−ＶＣＯ１３で生成したクロックをＶＣＯ１４に入力して再生クロック７を生成していることから、入力データ４に対する位相同期をより確実に実現することができる。したがって、より一層高安定かつジッタの小さい再生クロック７を生成することが可能になる。

［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図６は本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図４と同様の構成には同一の符号を付してある。本実施の形態は、第３の実施の形態の変形例であり、Ｇ−ＶＣＯ１３の出力端子とＶＣＯ１４の入力端子との間にバッファ増幅器１５を設けたものである。

バッファ増幅器１５としては、好ましくはその駆動力がＶＣＯ１４の最終段のバッファ（図５の例ではインバータ１４２）の駆動力よりも弱いものを用いる。本実施の形態では、バッファ増幅器１５を備えることにより、ジッタなど不要な信号成分のＶＣＯ１４への伝達を抑圧することが可能になる。ＶＣＯ１４から出力される再生クロック７の位相は、Ｇ−ＶＣＯ１３の出力クロックの位相と合うように（すなわち、入力データ４の位相と合うように）調整されるが、Ｇ−ＶＣＯ１３の影響が小さいことから、Ｇ−ＶＣＯ１３の出力クロックの位相に瞬時に追従することはない。したがって、入力データ４にジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロック７のジッタを低減することができる。

［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図７は本発明の第５の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図４と同様の構成には同一の符号を付してある。本実施の形態は、第３の実施の形態の変形例であり、ＶＣＯ１２の出力端子とＶＣＯ１４の入力端子との間にバッファ増幅器１６を設けたものである。

本実施の形態では、注入信号９を減衰させるバッファ増幅器１６を設けることにより、注入信号９が高レベルになった場合であっても、再生クロック７の位相が注入信号９に支配されないように注入信号９のレベルを調整することができ、入力データ４の位相により一層同期した再生クロック７を生成することができる。

［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図８は本発明の第６の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図４と同様の構成には同一の符号を付してある。本実施の形態は、第３の実施の形態の変形例であり、ＶＣＯ１２の出力端子とＶＣＯ１４の入力端子との間に減衰器３１を設けたものである。

本実施の形態では、注入信号９を減衰させる減衰器３１を設けることにより、再生クロック７の位相が注入信号９に支配されないように注入信号９のレベルを調整することができ、入力データ４の位相により一層同期した再生クロック７を生成することができる。

なお、第４の実施の形態と第５の実施の形態を組み合わせてもよいし、第４の実施の形態と第６の実施の形態を組み合わせてもよい。また、第４の実施の形態のバッファ増幅器１５を減衰器に置き換えてもよい。

［第７の実施の形態］
次に、本発明の第７の実施の形態について説明する。図９は本発明の第７の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図４、図６と同様の構成には同一の符号を付してある。本実施の形態と図６に示した第４の実施の形態との相違は、Ｇ−ＶＣＯ１３の注入端子にも注入信号９を注入していることである。

本実施の形態では、第３の実施の形態と同様にＶＣＯ１４を設けて、このＶＣＯ１４の入力端子に注入信号９を注入すると共に、第１の実施の形態と同様にＧ−ＶＣＯ１３の注入端子にも注入信号９を注入し、さらに第４の実施の形態と同様にバッファ増幅器１５を設けることにより、再生クロック７のジッタを低減すると共に、入力データ４に対する位相同期をより確実に実現することができ、より一層の高安定動作を図ることができる。

［第８の実施の形態］
次に、本発明の第８の実施の形態について説明する。図１０は本発明の第８の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図４、図６と同様の構成には同一の符号を付してある。本実施の形態と図７に示した第５の実施の形態との相違は、Ｇ−ＶＣＯ１３の注入端子にも注入信号９を注入していることと、ＶＣＯ１２の出力端子とＧ−ＶＣＯ１３の注入端子およびバッファ増幅器１６の入力端子との間に減衰器３１を設けていることである。

本実施の形態では、第３の実施の形態と同様にＶＣＯ１４を設けて、第５の実施の形態と同様にＶＣＯ１２の出力端子とＶＣＯ１４の入力端子との間にバッファ増幅器１６を設け、さらに第６の実施の形態と同様に減衰器３１を介してＧ−ＶＣＯ１３の注入端子およびバッファ増幅器１６の入力端子に注入信号９を注入することにより、再生クロック７のジッタを低減すると共に、入力データ４に対する位相同期をより確実に実現することができ、より一層の高安定動作を図ることができる。

なお、第７、第８の実施の形態に限定されず、第７の実施の形態において、さらに第８の実施の形態のように注入信号９の注入経路にバッファ増幅器や減衰器を備えた構成としても構わない。また、第８の実施の形態におけるバッファ増幅器１６は減衰器であっても構わない。また、注入信号９を注入するのは、Ｇ−ＶＣＯ１３とＶＣＯ１４のうちいずれか１個であってもよい。

また、第１〜第８の実施の形態においては、注入信号９としてＶＣＯ１２の出力クロックを用いているが、これに限るものではなく、入力データ４のデータレートと等しい周波数の参照クロック５を注入信号９として用いてもよい。

また、第３〜第６の実施の形態において、注入信号９を注入するのは、Ｇ−ＶＣＯ１３であってもよい。
また、ＶＣＯ１４をｎ個（ｎは１以上の整数）縦続接続してもよい。さらに、１個のＶＣＯ１４の出力端子とその直後のＶＣＯ１４の入力端子との間にバッファ増幅器または減衰器を設けてもよい。

本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行う技術に適用することができる。

２…周波数比較器、３…フリップフロップ、４…入力データ、５…参照クロック、６…再生データ、７…再生クロック、８…制御信号、９…注入信号、１０…ゲーティング回路、１２，１３，１４…ＶＣＯ、１５，１６…バッファ増幅器、３０，３１…減衰器。

Claims (8)

1. 入力データが遷移したときにパルスを出力するゲーティング回路と、
   位相同期ループ中に配置された第１の電圧制御発振器と、
   前記ゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第２の電圧制御発振器と、
   前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路とを備え、
   前記入力データのデータレートと等しい周波数の参照クロックまたは前記第１の電圧制御発振器の出力クロックを注入信号として前記第２の電圧制御発振器に入力したことを特徴とするＣＤＲ回路。
2. 入力データが遷移したときにパルスを出力するゲーティング回路と、
   位相同期ループ中に配置された第１の電圧制御発振器と、
   前記ゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合った出力クロックを出力する第２の電圧制御発振器と、
   この第２の電圧制御発振器の後ろに縦続接続され、前段の電圧制御発振器の出力パルスのタイミングに合うように出力クロックの位相を調整するｎ個（ｎは１以上の整数）の第３の電圧制御発振器と、
   前記入力データのデータ識別を、前記ｎ個の第３の電圧制御発振器のうち最後尾の電圧制御発振器から出力されるクロックに基づいて行うデータ識別回路とを備え、
   前記入力データのデータレートと等しい周波数の参照クロックまたは前記第１の電圧制御発振器の出力クロックを注入信号として前記第２、第３の電圧制御発振器のうち少なくとも１個に入力したことを特徴とするＣＤＲ回路。
3. 請求項１または２に記載のＣＤＲ回路において、
   前記第２の電圧制御発振器は、
   一方の入力端子に前記ゲーティング回路の出力が入力される第１のゲート回路と、
   この第１のゲート回路の出力を入力とし、外部から入力される周波数制御信号に応じた周波数のクロックを出力する第１のフィードバック発振回路とから構成され、
   前記第１のゲート回路の他方の入力端子に、前記第１のフィードバック発振回路の出力と前記注入信号とを入力したことを特徴とするＣＤＲ回路。
4. 請求項２または３に記載のＣＤＲ回路において、
   前記第３の電圧制御発振器は、
   一方の入力端子が一定電圧に設定される第２のゲート回路と、
   この第２のゲート回路の出力を入力とし、外部から入力される周波数制御信号に応じた周波数のクロックを出力する第２のフィードバック発振回路とから構成され、
   前記第２のゲート回路の他方の入力端子に、前段の電圧制御発振器の出力と前記第２のフィードバック発振回路の出力と前記注入信号とを入力したことを特徴とするＣＤＲ回路。
5. 請求項１乃至４のいずれか１項に記載のＣＤＲ回路において、
   さらに、前記第２、第３の電圧制御発振器のうち少なくとも１個に入力される前記注入信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするＣＤＲ回路。
6. 請求項１乃至５のいずれか１項に記載のＣＤＲ回路において、
   さらに、前記第２の電圧制御発振器の出力端子と前記ｎ個の第３の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、前記ｎ個の第３の電圧制御発振器のうち１個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも１箇所に電圧制御発振器の出力を減衰させるバッファ増幅器または減衰器を備えることを特徴とするＣＤＲ回路。
7. 請求項１乃至６のいずれか１項に記載のＣＤＲ回路において、
   前記電圧制御発振器を全て同一構成としたことを特徴とするＣＤＲ回路。
8. 請求項７に記載のＣＤＲ回路において、
   前記位相同期ループは、
   前記第１の電圧制御発振器と、
   前記参照クロックと前記第１の電圧制御発振器の出力信号とを比較して周波数制御信号を前記第１の電圧制御発振器の周波数制御端子に供給する周波数比較器とから構成され、
   前記周波数比較器は、前記周波数制御信号を、前記第２、第３の電圧制御発振器のうち少なくとも１個の電圧制御発振器の周波数制御端子にも供給することを特徴とするＣＤＲ回路。

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