JPH08213979A - タイミング抽出回路 - Google Patents
タイミング抽出回路Info
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- JPH08213979A JPH08213979A JP7042430A JP4243095A JPH08213979A JP H08213979 A JPH08213979 A JP H08213979A JP 7042430 A JP7042430 A JP 7042430A JP 4243095 A JP4243095 A JP 4243095A JP H08213979 A JPH08213979 A JP H08213979A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【目的】 バースト入力データ信号に対してクロック信
号の位相を瞬時に抽出できるタイミング抽出回路を提供
することを目的とするものである。 【構成】 伝送レートの１／２周期位相だけ入力データ
信号を遅らせる遅延回路と、この遅延回路によって入力
データ信号が伝送レートの１／２周期位相だけ遅らされ
た信号と入力データ信号との排他的論理和をとる排他的
論理和回路と、この排他的論理和回路の出力信号を反転
してゲーティング信号を出力する論理反転回路と、ゲー
ティング信号によって発振を制御する電圧制御発振器と
を有するものである。
号の位相を瞬時に抽出できるタイミング抽出回路を提供
することを目的とするものである。 【構成】 伝送レートの１／２周期位相だけ入力データ
信号を遅らせる遅延回路と、この遅延回路によって入力
データ信号が伝送レートの１／２周期位相だけ遅らされ
た信号と入力データ信号との排他的論理和をとる排他的
論理和回路と、この排他的論理和回路の出力信号を反転
してゲーティング信号を出力する論理反転回路と、ゲー
ティング信号によって発振を制御する電圧制御発振器と
を有するものである。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号伝送に
おける受信回路において、受信信号を識別再生するクロ
ック信号を抽出するタイミング抽出回路に係り、特に、
パケット状のバースト信号に瞬時に応答して、クロック
信号を抽出するタイミング抽出回路に関するものであ
る。
おける受信回路において、受信信号を識別再生するクロ
ック信号を抽出するタイミング抽出回路に係り、特に、
パケット状のバースト信号に瞬時に応答して、クロック
信号を抽出するタイミング抽出回路に関するものであ
る。
【０００２】
【従来の技術】ディジタル伝送方式におけるデータ信号
は、通信媒体を介して伝送されることによって劣化し、
この劣化したデータ信号をタイミング抽出回路が受信
し、この受信したデータ信号を再び識別再生することに
よって、品質劣化のない伝送特性を実現する。
は、通信媒体を介して伝送されることによって劣化し、
この劣化したデータ信号をタイミング抽出回路が受信
し、この受信したデータ信号を再び識別再生することに
よって、品質劣化のない伝送特性を実現する。
【０００３】図６は、従来のディジタル伝送方式用３Ｒ
受信器の構成を示す図である。
受信器の構成を示す図である。
【０００４】従来のディジタル伝送方式用３Ｒ受信器に
は、等価増幅（Reshapping）回路５１と、識別再生（Re
generation）回路５２と、タイミング抽出（Retiming）
回路５３とが設けられている。
は、等価増幅（Reshapping）回路５１と、識別再生（Re
generation）回路５２と、タイミング抽出（Retiming）
回路５３とが設けられている。
【０００５】この従来のディジタル伝送方式において、
通常用いられているＮＲＺ（None-Return-to-Zero ）符
号による伝送方式では、クロック信号成分の送信が行わ
れないので、識別再生を行うタイミング抽出回路を必要
とする。上記従来の３Ｒ受信器のタイミング抽出回路と
しては、ＰＬＬ構成または非線型処理による構成が用い
られている。
通常用いられているＮＲＺ（None-Return-to-Zero ）符
号による伝送方式では、クロック信号成分の送信が行わ
れないので、識別再生を行うタイミング抽出回路を必要
とする。上記従来の３Ｒ受信器のタイミング抽出回路と
しては、ＰＬＬ構成または非線型処理による構成が用い
られている。
【０００６】図７は、３Ｒ受信器のタイミング抽出回路
として従来使用されているＰＬＬ構成を示す図である。
として従来使用されているＰＬＬ構成を示す図である。
【０００７】図７に示すＰＬＬ構成は、位相（周波数）
比較器６１と、ローパスフィルタ６２と、電圧制御発振
器６３と、分周器６４とを有する。この従来のＰＬＬ構
成のタイミング抽出回路は、発振器６３の分周出力と入
力データ信号の位相、周波数とを比較し、その誤差分
を、発振器６３の発振周波数制御電圧に負帰還するもの
であり、これによって、発振周波数と位相とを合わせ込
むものである。上記従来例は、上記のように、クロック
出力と入力データ信号とを比較し負帰還をかけるので、
非常に高いＱ値（＝ｆ0 ／Δｆ）を実現できる一方で、
ループ構成であるために入力データ信号に対する追従性
が遅いという問題がある。なお、ｆ0 は、共振周波数で
あり、Δｆは、共振周波数ｆ0 に対して−３ｄＢとなる
周波数帯域幅であり、Ｑ＝ｆ0 ／Δｆである。
比較器６１と、ローパスフィルタ６２と、電圧制御発振
器６３と、分周器６４とを有する。この従来のＰＬＬ構
成のタイミング抽出回路は、発振器６３の分周出力と入
力データ信号の位相、周波数とを比較し、その誤差分
を、発振器６３の発振周波数制御電圧に負帰還するもの
であり、これによって、発振周波数と位相とを合わせ込
むものである。上記従来例は、上記のように、クロック
出力と入力データ信号とを比較し負帰還をかけるので、
非常に高いＱ値（＝ｆ0 ／Δｆ）を実現できる一方で、
ループ構成であるために入力データ信号に対する追従性
が遅いという問題がある。なお、ｆ0 は、共振周波数で
あり、Δｆは、共振周波数ｆ0 に対して−３ｄＢとなる
周波数帯域幅であり、Ｑ＝ｆ0 ／Δｆである。
【０００８】図８は、３Ｒ受信器のタイミング抽出回路
として従来使用されている非線型処理による構成を示す
図である。
として従来使用されている非線型処理による構成を示す
図である。
【０００９】図８に示す従来の非線型処理による構成
は、非線型処理回路７１と、同調回路７２と、リミッタ
アンプ７３と、位相調整回路７４とを有する。
は、非線型処理回路７１と、同調回路７２と、リミッタ
アンプ７３と、位相調整回路７４とを有する。
【００１０】図８に示す従来の非線型処理による構成
は、入力データ信号を非線型処理することによってクロ
ック信号成分を抽出し、さらにＮＲＺ符号のような同符
号連続が生じる場合には、Ｑ値の高い同調回路によって
クロック周波数成分の信号出力を得、その減衰を補い、
クロック波形を整形するために、後段にリミッタアンプ
が用いられている。この図８に示す従来の非線型処理に
よる構成では、入力データ信号からクロック出力を得る
に至るまで、多数の回路を経なければならず、この構成
においても、大きな遅延が生じるという問題がある。
は、入力データ信号を非線型処理することによってクロ
ック信号成分を抽出し、さらにＮＲＺ符号のような同符
号連続が生じる場合には、Ｑ値の高い同調回路によって
クロック周波数成分の信号出力を得、その減衰を補い、
クロック波形を整形するために、後段にリミッタアンプ
が用いられている。この図８に示す従来の非線型処理に
よる構成では、入力データ信号からクロック出力を得る
に至るまで、多数の回路を経なければならず、この構成
においても、大きな遅延が生じるという問題がある。
【００１１】
【発明が解決しようとする課題】上記のように、ディジ
タル伝送用受信器における従来のタイミング抽出回路に
おいて、クロック信号を抽出する場合、ＰＬＬのように
負帰還ループによる構成と、同調回路を用いた非線型抽
出による構成とが用いられるが、両構成ともに、データ
入力に対し、クロック抽出までに時間遅延が大きいとい
う問題がある。特に、バーストデータ伝送では、パケッ
ト状のデータを受信し、瞬時にクロック抽出を行わなけ
ればならないが、パケットデータ間に長い無信号期間が
存在するために、クロック位相誤差が生じ、無信号後の
バースト状の入力データ信号に対して識別誤りが生じる
という問題がある。
タル伝送用受信器における従来のタイミング抽出回路に
おいて、クロック信号を抽出する場合、ＰＬＬのように
負帰還ループによる構成と、同調回路を用いた非線型抽
出による構成とが用いられるが、両構成ともに、データ
入力に対し、クロック抽出までに時間遅延が大きいとい
う問題がある。特に、バーストデータ伝送では、パケッ
ト状のデータを受信し、瞬時にクロック抽出を行わなけ
ればならないが、パケットデータ間に長い無信号期間が
存在するために、クロック位相誤差が生じ、無信号後の
バースト状の入力データ信号に対して識別誤りが生じる
という問題がある。
【００１２】図９は、入力データ信号とクロックとの位
相関係を示す図である。
相関係を示す図である。
【００１３】図９において、入力データ信号波形の例と
クロック波形の例と識別再生データ波形の例とを示して
あり、また、入力データ信号波形に対して最適な識別位
相、最適な識別位相に対し位相が進んだ位相、最適な識
別位相に対し位相が遅れた位相を示してある。
クロック波形の例と識別再生データ波形の例とを示して
あり、また、入力データ信号波形に対して最適な識別位
相、最適な識別位相に対し位相が進んだ位相、最適な識
別位相に対し位相が遅れた位相を示してある。
【００１４】ディジタル伝送用受信器においては、増幅
器によって等価増幅された入力データ信号は伝送媒体と
増幅器とによって雑音が重畳され、波形歪みを生じる。
このために、クロック信号に基づいて符号識別を行うパ
ルスを再生する。このときに、図９に示す識別再生のタ
イミングであるクロック信号の位相が、最適な入力デー
タ信号との位相関係にないと、上記波形劣化要因によっ
て符号誤りを起こす。ここで、最適な入力データ信号と
クロック位相の関係とは、入力データ信号が符号判別を
行う識別再生の閾値に対して最も振幅余裕がとれている
位相を指し、通常は、入力データ信号の振幅が最大とな
るビット期間の中央である。
器によって等価増幅された入力データ信号は伝送媒体と
増幅器とによって雑音が重畳され、波形歪みを生じる。
このために、クロック信号に基づいて符号識別を行うパ
ルスを再生する。このときに、図９に示す識別再生のタ
イミングであるクロック信号の位相が、最適な入力デー
タ信号との位相関係にないと、上記波形劣化要因によっ
て符号誤りを起こす。ここで、最適な入力データ信号と
クロック位相の関係とは、入力データ信号が符号判別を
行う識別再生の閾値に対して最も振幅余裕がとれている
位相を指し、通常は、入力データ信号の振幅が最大とな
るビット期間の中央である。
【００１５】図１０は、バーストデータ伝送のタイミン
グチャート例を示す図である。
グチャート例を示す図である。
【００１６】データパケットには、プリアンブルデータ
と送信データとが含まれ、図１０に示す伝送方式におい
ては、ディジタル信号がデータパケットとして受信され
る。このために、１つのパケットデータと次のパケット
データとの間には無信号状態が存在し、バースト入力デ
ータ信号とともに、タイミング回路が瞬時に応答しなけ
ればならない。通常、パケットデータの先頭にはタイミ
ング抽出用のプリアンブルデータが用意され、このプリ
アンブルデータの期間中に、最適な識別位相のクロック
信号を引き込むことが必要とされる。
と送信データとが含まれ、図１０に示す伝送方式におい
ては、ディジタル信号がデータパケットとして受信され
る。このために、１つのパケットデータと次のパケット
データとの間には無信号状態が存在し、バースト入力デ
ータ信号とともに、タイミング回路が瞬時に応答しなけ
ればならない。通常、パケットデータの先頭にはタイミ
ング抽出用のプリアンブルデータが用意され、このプリ
アンブルデータの期間中に、最適な識別位相のクロック
信号を引き込むことが必要とされる。
【００１７】すなわち、周波数比のみでなくエネルギー
の減衰比を示す尺度としても使われるＱ値で示すと、プ
リアンブル期間においてクロックの位相の引き込み時間
を速くするためには、Ｑ値は小さくなければならない
が、一方、データ受信期間は、ＮＲＺ符号において同符
号連続時にタイミング抽出ができないために、Ｑ値を大
きくする必要がある。さらに、バーストデータ間の無信
号期間においては、タイミング抽出の可能なデータ入力
は皆無なので、Ｑ値が極大である必要がある。
の減衰比を示す尺度としても使われるＱ値で示すと、プ
リアンブル期間においてクロックの位相の引き込み時間
を速くするためには、Ｑ値は小さくなければならない
が、一方、データ受信期間は、ＮＲＺ符号において同符
号連続時にタイミング抽出ができないために、Ｑ値を大
きくする必要がある。さらに、バーストデータ間の無信
号期間においては、タイミング抽出の可能なデータ入力
は皆無なので、Ｑ値が極大である必要がある。
【００１８】しかし、上記従来技術において、系の負帰
還ループを用いた場合、系の安定性上問題があるため
に、このＱ値を急速に変化させることは現実的に困難で
ある。つまり、従来構成においては、入力データ信号を
受信してからクロック信号を抽出するまでに遅延時間が
残り、バースト入力データ信号に対してクロック信号の
位相を瞬時に抽出することができないという問題があ
る。
還ループを用いた場合、系の安定性上問題があるため
に、このＱ値を急速に変化させることは現実的に困難で
ある。つまり、従来構成においては、入力データ信号を
受信してからクロック信号を抽出するまでに遅延時間が
残り、バースト入力データ信号に対してクロック信号の
位相を瞬時に抽出することができないという問題があ
る。
【００１９】本発明は、バースト入力データ信号に対し
てクロック信号の位相を瞬時に抽出できるタイミング抽
出回路を提供することを目的とするものである。
てクロック信号の位相を瞬時に抽出できるタイミング抽
出回路を提供することを目的とするものである。
【００２０】
【課題を解決するための手段】本発明は、伝送レートの
１／２周期位相だけ入力データ信号を遅らせる遅延回路
と、この遅延回路によって入力データ信号が伝送レート
の１／２周期位相だけ遅らされた信号と入力データ信号
との排他的論理和をとる排他的論理和回路と、この排他
的論理和回路の出力信号を反転してゲーティング信号を
出力する論理反転回路と、ゲーティング信号によって発
振を制御する電圧制御発振器とを有するものである。
１／２周期位相だけ入力データ信号を遅らせる遅延回路
と、この遅延回路によって入力データ信号が伝送レート
の１／２周期位相だけ遅らされた信号と入力データ信号
との排他的論理和をとる排他的論理和回路と、この排他
的論理和回路の出力信号を反転してゲーティング信号を
出力する論理反転回路と、ゲーティング信号によって発
振を制御する電圧制御発振器とを有するものである。
【００２１】
【作用】本発明によれば、入力データ信号と、この入力
データ信号が伝送レートの１／２周期位相だけ遅延され
たデータとの排他的論理和をとることによって、ＮＲＺ
信号の符号の切り替わりを検出することができ、この排
他的論理和の反転信号をゲーティング信号とすることに
よって、同符号連続時にはこのゲーティング信号は常に
「Ｈ」となるので、発振器の発振周波数に応じて、発振
動作を続行でき、これによって、同符号連続時において
もクロック信号を送出し続けることができる。したがっ
て、ディジタル伝送用受信器のタイミング抽出回路にお
いて、バースト入力に対して瞬時にクロック信号の位相
を抽出することが可能となる。
データ信号が伝送レートの１／２周期位相だけ遅延され
たデータとの排他的論理和をとることによって、ＮＲＺ
信号の符号の切り替わりを検出することができ、この排
他的論理和の反転信号をゲーティング信号とすることに
よって、同符号連続時にはこのゲーティング信号は常に
「Ｈ」となるので、発振器の発振周波数に応じて、発振
動作を続行でき、これによって、同符号連続時において
もクロック信号を送出し続けることができる。したがっ
て、ディジタル伝送用受信器のタイミング抽出回路にお
いて、バースト入力に対して瞬時にクロック信号の位相
を抽出することが可能となる。
【００２２】
【実施例】図１は、本発明の一実施例であるタイミング
抽出回路１を示す図である。
抽出回路１を示す図である。
【００２３】タイミング抽出回路１は、伝送レートの１
／２周期位相だけ入力データ信号を遅らせる遅延回路１
１と、この遅延回路１１によって入力データ信号が伝送
レートの１／２周期位相だけ遅らされた信号と入力デー
タ信号との排他的論理和をとる排他的論理和回路１２
と、この排他的論理和回路１２の出力信号を反転してゲ
ーティング信号を出力する論理反転回路１３と、ゲーテ
ィング信号によって発振を制御する電圧制御発振器（ゲ
ーティング付電圧制御発振器）２０とで構成されてい
る。
／２周期位相だけ入力データ信号を遅らせる遅延回路１
１と、この遅延回路１１によって入力データ信号が伝送
レートの１／２周期位相だけ遅らされた信号と入力デー
タ信号との排他的論理和をとる排他的論理和回路１２
と、この排他的論理和回路１２の出力信号を反転してゲ
ーティング信号を出力する論理反転回路１３と、ゲーテ
ィング信号によって発振を制御する電圧制御発振器（ゲ
ーティング付電圧制御発振器）２０とで構成されてい
る。
【００２４】なお、上記伝送レートの１周期位相は、１
ビット相当分のことであり、したがって、伝送レートの
１／２周期位相は、１ビット相当分の１／２のことであ
る。また、遅延回路１１は、入力データ信号を伝送レー
トの１／２周期位相だけ遅延させるものであるが、この
遅延時間は予め設定されており、つまり遅延時間が固定
的に定められている。しかし、その遅延時間を必要に応
じて可変できるようにしてもよい。
ビット相当分のことであり、したがって、伝送レートの
１／２周期位相は、１ビット相当分の１／２のことであ
る。また、遅延回路１１は、入力データ信号を伝送レー
トの１／２周期位相だけ遅延させるものであるが、この
遅延時間は予め設定されており、つまり遅延時間が固定
的に定められている。しかし、その遅延時間を必要に応
じて可変できるようにしてもよい。
【００２５】次に、上記実施例の動作について説明す
る。
る。
【００２６】図２は、上記実施例の具体的な動作を示す
タイミングチャートである。
タイミングチャートである。
【００２７】図２において、排他的論理和回路１２の出
力信号は、入力データ信号と入力データ信号の伝送レー
トの１／２周期遅延信号との排他的論理和の信号であ
り、電圧制御発振器２０のゲーティング信号は、排他的
論理和回路１２の出力信号を反転した信号であり、ま
た、抽出クロック信号は、電圧制御発振器２０の出力信
号である。
力信号は、入力データ信号と入力データ信号の伝送レー
トの１／２周期遅延信号との排他的論理和の信号であ
り、電圧制御発振器２０のゲーティング信号は、排他的
論理和回路１２の出力信号を反転した信号であり、ま
た、抽出クロック信号は、電圧制御発振器２０の出力信
号である。
【００２８】つまり、上記実施例において、ＮＲＺのデ
ィジタル入力信号に対して、伝送レートの１／２周期分
遅延させた信号を遅延回路１１が出力し、この遅延信号
と入力データ信号との排他的論理和をとり、この排他的
論理和回路１２の出力信号は、入力データ信号の符号切
り替わり目に１／２周期のパルスを送出するものであ
り、同符号連続時には「Ｌ」レベルの信号を送出するも
のである。
ィジタル入力信号に対して、伝送レートの１／２周期分
遅延させた信号を遅延回路１１が出力し、この遅延信号
と入力データ信号との排他的論理和をとり、この排他的
論理和回路１２の出力信号は、入力データ信号の符号切
り替わり目に１／２周期のパルスを送出するものであ
り、同符号連続時には「Ｌ」レベルの信号を送出するも
のである。
【００２９】ところで、排他的論理和回路１２の出力信
号を、そのまま発振制御を行うゲーティング信号として
用いると、入力データ信号の同符号連続時に排他的論理
和回路１２の出力信号がオフするので、入力データ信号
の同符号連続時に、発振器２０による発振が停止すると
いう不都合が生じる。そこで、入力データ信号の同符号
連続時にも連続した発振が得られるように、電圧制御発
振器２０を制御するゲーティング信号として、排他的論
理和回路１２の反転信号を使用する。このようにするこ
とによって、入力データ信号の同符号連続時にはゲーテ
ィング信号が「Ｈ」レベルになり、電圧制御発振器２０
が連続した発振を行い、抽出クロック信号が連続する。
号を、そのまま発振制御を行うゲーティング信号として
用いると、入力データ信号の同符号連続時に排他的論理
和回路１２の出力信号がオフするので、入力データ信号
の同符号連続時に、発振器２０による発振が停止すると
いう不都合が生じる。そこで、入力データ信号の同符号
連続時にも連続した発振が得られるように、電圧制御発
振器２０を制御するゲーティング信号として、排他的論
理和回路１２の反転信号を使用する。このようにするこ
とによって、入力データ信号の同符号連続時にはゲーテ
ィング信号が「Ｈ」レベルになり、電圧制御発振器２０
が連続した発振を行い、抽出クロック信号が連続する。
【００３０】図３は、上記実施例におけるゲーティング
付電圧制御発振器２０の具体例を示す回路図である。
付電圧制御発振器２０の具体例を示す回路図である。
【００３１】図３において、電圧制御発振器２０は、ゲ
ーティング信号の入力端子２１と、抽出クロック信号の
出力端子２２と、発振周波数制御信号Vrefの入力端子２
３と、論理積回路２４と、奇数の論理反転回路２５、２
５、……とを有し、反転回路２５を奇数個接続したリン
グ発振器を基本構成とするものである。
ーティング信号の入力端子２１と、抽出クロック信号の
出力端子２２と、発振周波数制御信号Vrefの入力端子２
３と、論理積回路２４と、奇数の論理反転回路２５、２
５、……とを有し、反転回路２５を奇数個接続したリン
グ発振器を基本構成とするものである。
【００３２】反転回路２５、２５、……のループの中に
論理積回路２４を挿入することによって、ゲーティング
機能を容易に実現することが可能である。すなわち、論
理積回路２４の一方の入力端子をリング発振器のループ
とし、他方の入力端子を、発振器２０の発振／停止を制
御する信号であるゲーティング信号の入力端子２１とし
たものである。
論理積回路２４を挿入することによって、ゲーティング
機能を容易に実現することが可能である。すなわち、論
理積回路２４の一方の入力端子をリング発振器のループ
とし、他方の入力端子を、発振器２０の発振／停止を制
御する信号であるゲーティング信号の入力端子２１とし
たものである。
【００３３】図３に示す回路において、電圧制御発振器
２０のゲーティング信号入力端子２１に「Ｈ」レベルの
信号を入力すると、発振ループが形成され発振する。一
方、ゲーティング信号入力端子２１に「Ｌ」レベルの信
号を入力すると、論理積出力レベルが固定されるので、
発振ループが切断され、発振が停止する。
２０のゲーティング信号入力端子２１に「Ｈ」レベルの
信号を入力すると、発振ループが形成され発振する。一
方、ゲーティング信号入力端子２１に「Ｌ」レベルの信
号を入力すると、論理積出力レベルが固定されるので、
発振ループが切断され、発振が停止する。
【００３４】また、図３に示す発振器２０においては、
外部から発振周波数制御信号Vrefを端子２３に与えるこ
とによって発振周波数を制御することが可能になる。す
なわち、発振周波数を制御する具体例としては、遅延時
間を制御するために電流量を調整できる電流源を具備し
た反転論理回路において、上記電流源のゲート電圧を調
整することによって、発振周波数を変化させるものであ
る。このようにすれば、ループを形成するトランジスタ
の時定数が変化し、発振周波数が変化する。
外部から発振周波数制御信号Vrefを端子２３に与えるこ
とによって発振周波数を制御することが可能になる。す
なわち、発振周波数を制御する具体例としては、遅延時
間を制御するために電流量を調整できる電流源を具備し
た反転論理回路において、上記電流源のゲート電圧を調
整することによって、発振周波数を変化させるものであ
る。このようにすれば、ループを形成するトランジスタ
の時定数が変化し、発振周波数が変化する。
【００３５】図４は、上記実施例のシュミレーション結
果を示す図である。
果を示す図である。
【００３６】図４において、入力データ信号の先頭ビッ
トからクロック識別位相のタイミングが揃っていること
が、入力データ信号の波形と抽出クロック信号の波形と
の位相関係からわかる。さらに、入力データ信号の同符
号連続期間ｔ１、ｔ２においても、クロック信号を送出
し続けていることを、図４で確認できる。また、同符号
連続期間ｔ１が終了した直後である入力データ信号の位
相の変化点Ｐの後にも、新たな入力データ信号の位相に
瞬時に応答していることが、図４でわかる。なお、入力
データ信号の位相変化点Ｐにおいて、抽出クロック信号
がヒゲ状の細いパルスになっているが、これは、抽出ク
ロック信号が、入力データ信号に強制的に同期させられ
た結果である。
トからクロック識別位相のタイミングが揃っていること
が、入力データ信号の波形と抽出クロック信号の波形と
の位相関係からわかる。さらに、入力データ信号の同符
号連続期間ｔ１、ｔ２においても、クロック信号を送出
し続けていることを、図４で確認できる。また、同符号
連続期間ｔ１が終了した直後である入力データ信号の位
相の変化点Ｐの後にも、新たな入力データ信号の位相に
瞬時に応答していることが、図４でわかる。なお、入力
データ信号の位相変化点Ｐにおいて、抽出クロック信号
がヒゲ状の細いパルスになっているが、これは、抽出ク
ロック信号が、入力データ信号に強制的に同期させられ
た結果である。
【００３７】図５は、本発明の他の実施例であるタイミ
ング抽出回路２を示す図である。
ング抽出回路２を示す図である。
【００３８】タイミング抽出回路２は、位相比較器３１
と、ローパスフィルタ３２と、電圧制御発振器３３とを
有する。電圧制御発振器３３は、電圧制御発振器２０と
同一の構成を有するものであるが、ただし、電圧制御発
振器２０のゲーティング信号入力端子２１に入力される
ゲーティング信号（発振開始／停止制御用信号）をオン
に固定した（発振状態に固定した）電圧制御発振器であ
る。また、電圧制御発振器３３に与える発振周波数制御
信号Vrefを、電圧制御発振器２０の発振周波数制御信号
として与える。
と、ローパスフィルタ３２と、電圧制御発振器３３とを
有する。電圧制御発振器３３は、電圧制御発振器２０と
同一の構成を有するものであるが、ただし、電圧制御発
振器２０のゲーティング信号入力端子２１に入力される
ゲーティング信号（発振開始／停止制御用信号）をオン
に固定した（発振状態に固定した）電圧制御発振器であ
る。また、電圧制御発振器３３に与える発振周波数制御
信号Vrefを、電圧制御発振器２０の発振周波数制御信号
として与える。
【００３９】このように、電圧制御発振器３３に供給す
る発振周波数制御信号を電圧制御発振器２０にも供給す
るので、基準クロックとロックしたＰＬＬ回路３０の発
振周波数制御信号を電圧制御発振器２０に与えることが
でき、したがって、タイミング抽出回路２の抽出クロッ
ク信号のクロック周波数精度が高くなる。
る発振周波数制御信号を電圧制御発振器２０にも供給す
るので、基準クロックとロックしたＰＬＬ回路３０の発
振周波数制御信号を電圧制御発振器２０に与えることが
でき、したがって、タイミング抽出回路２の抽出クロッ
ク信号のクロック周波数精度が高くなる。
【００４０】上記各実施例においては、バーストデータ
信号に対し位相遅延のないクロック信号を瞬時に抽出す
ることが容易に実現できる。さらに、タイミング抽出回
路１、２の構成が容易であるので、一般的なＣＭＯＳに
よる構成が可能となり、ディジタル伝送用受信器の経済
化に有効である。
信号に対し位相遅延のないクロック信号を瞬時に抽出す
ることが容易に実現できる。さらに、タイミング抽出回
路１、２の構成が容易であるので、一般的なＣＭＯＳに
よる構成が可能となり、ディジタル伝送用受信器の経済
化に有効である。
【００４１】
【発明の効果】本発明によれば、バーストデータを再生
するディジタル伝送用受信器のタイミング回路におい
て、データ受信と同時に位相遅延のないクロック信号を
抽出することができ、バーストデータの先頭ビットから
符号識別することが可能であるという効果を奏し、ま
た、タイミング抽出が先頭ビットから可能であるので、
タイミング抽出用の先頭符号長を短くすることができ、
これによって、バーストデータ伝送を行うディジタル伝
送用受信器において、タイミング抽出回路の高速応答と
識別位相の高精度化とが可能であるという効果を奏す
る。
するディジタル伝送用受信器のタイミング回路におい
て、データ受信と同時に位相遅延のないクロック信号を
抽出することができ、バーストデータの先頭ビットから
符号識別することが可能であるという効果を奏し、ま
た、タイミング抽出が先頭ビットから可能であるので、
タイミング抽出用の先頭符号長を短くすることができ、
これによって、バーストデータ伝送を行うディジタル伝
送用受信器において、タイミング抽出回路の高速応答と
識別位相の高精度化とが可能であるという効果を奏す
る。
【図１】本発明の一実施例であるタイミング抽出回路１
を示す図である。
を示す図である。
【図２】上記実施例の具体的な動作を示すタイミングチ
ャートである。
ャートである。
【図３】上記実施例における電圧制御発振器２０の具体
例を示す回路図である。
例を示す回路図である。
【図４】上記実施例のシュミレーション結果を示す図で
ある。
ある。
【図５】本発明の他の実施例であるタイミング抽出回路
２を示す図である。
２を示す図である。
【図６】従来のディジタル伝送方式用３Ｒ受信器の構成
を示す図である。
を示す図である。
【図７】３Ｒ受信器のタイミング抽出回路として従来使
用されているＰＬＬ構成を示す図である。
用されているＰＬＬ構成を示す図である。
【図８】３Ｒ受信器のタイミング抽出回路として従来使
用されている非線型処理による構成を示す図である。
用されている非線型処理による構成を示す図である。
【図９】入力データ信号とクロックとの位相関係を示す
図である。
図である。
【図１０】バーストデータ伝送のタイミングチャート例
を示す図である。
を示す図である。
１、２…タイミング抽出回路、 １１…遅延回路、 １２…排他的論理和回路、 １３…反転回路、 ２０…電圧制御発振器、 ２１…発振開始／停止制御用電圧入力端子、 ２２…クロック出力端子、 ２３…発振周波数制御信号Vref入力端子、 ２４…論離積回路、 ２５…論理反転回路、 ３０…電圧制御発振器、 ３１…位相比較器、 ３２…ローパスフィルタ、 ３３…電圧制御発振器。
Claims (2)
- 【請求項１】 伝送レートの１／２周期位相だけ入力デ
ータ信号を遅らせる遅延回路と；この遅延回路によって
上記入力データ信号が伝送レートの１／２周期位相だけ
遅らされた信号と、上記入力データ信号との排他的論理
和をとる排他的論理和回路と；この排他的論理和回路の
出力信号を反転してゲーティング信号を出力する論理反
転回路と；上記ゲーティング信号によって発振を制御す
る電圧制御発振器と；を有することを特徴とするタイミ
ング抽出回路。 - 【請求項２】 請求項１において、 位相比較器と、ローパスフィルタと、上記電圧制御発振
器と同一の構成を具備する第２の電圧制御発振器とを有
するＰＬＬ回路を設け、上記ローパスフィルタが出力し
上記第２の電圧制御発振器に供給する発信周波数制御信
号を、上記電圧制御発振器にも供給することを特徴とす
るタイミング抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04243095A JP3346442B2 (ja) | 1995-02-07 | 1995-02-07 | タイミング抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04243095A JP3346442B2 (ja) | 1995-02-07 | 1995-02-07 | タイミング抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213979A true JPH08213979A (ja) | 1996-08-20 |
| JP3346442B2 JP3346442B2 (ja) | 2002-11-18 |
Family
ID=12635856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04243095A Expired - Lifetime JP3346442B2 (ja) | 1995-02-07 | 1995-02-07 | タイミング抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3346442B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0942533A3 (en) * | 1998-03-13 | 2004-04-14 | Texas Instruments Limited | Circuit for Synchronisation |
| US7302026B2 (en) | 2002-09-10 | 2007-11-27 | Nec Corporation | Clock recovery circuit and electronic device using a clock recovery circuit |
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| EP2259486A2 (en) | 2009-06-02 | 2010-12-08 | Sony Corporation | Clock regeneration apparatus and electronic equipment |
| CN102025371A (zh) * | 2009-09-11 | 2011-04-20 | 索尼公司 | 同步振荡器、时钟恢复装置、时钟分配电路和多模式注入电路 |
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| JP2011155561A (ja) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｄｒ回路 |
| JP2011155566A (ja) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｄｒ回路 |
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| JP2013034267A (ja) * | 2009-05-14 | 2013-02-14 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| JP2013110489A (ja) * | 2011-11-18 | 2013-06-06 | Nippon Telegr & Teleph Corp <Ntt> | ゲーティッドｖｃｏ回路 |
| US9350527B1 (en) | 2015-03-24 | 2016-05-24 | Sony Corporation | Reception unit and receiving method |
-
1995
- 1995-02-07 JP JP04243095A patent/JP3346442B2/ja not_active Expired - Lifetime
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| EP2259486A2 (en) | 2009-06-02 | 2010-12-08 | Sony Corporation | Clock regeneration apparatus and electronic equipment |
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| US8232844B2 (en) | 2009-09-11 | 2012-07-31 | Sony Corporation | Synchronous oscillator, clock recovery apparatus, clock distribution circuit, and multi-mode injection circuit |
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| JP2011155562A (ja) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｄｒ回路 |
| JP2011155566A (ja) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｄｒ回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3346442B2 (ja) | 2002-11-18 |
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