JPH11215112A

JPH11215112A - Ｐｌｌ回路

Info

Publication number: JPH11215112A
Application number: JP10013810A
Authority: JP
Inventors: Riyouji Takeyari; 良治武鎗
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-01-27
Filing date: 1998-01-27
Publication date: 1999-08-06

Abstract

(57)【要約】【課題】伝送速度に応じてループ利得が変化し、かつ、
符号遷移点の出現頻度が変化した場合にループ利得が一
定で変化しない新規のＰＬＬ回路を提供する。【解決手段】位相比較器の後にサンプルホールド回路を
接続し、かつ、伝送速度に比例して利得が変化する可変
利得増幅器を位相比較器とＶＣＯとの間に配置する。デ
ューティ比が伝送速度に比例するゲート信号を生成して
出力するゲート信号発生回路と、サンプルホールド回路
を経た位相比較器出力の位相差信号を当該ゲート信号の
パルス有りの期間に閉じて出力するスイッチング回路と
によって可変利得増幅器を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ伝送におい
て必要なクロックを抽出する回路に係り、特に種々の異
なった伝送速度の中継系で構成する通信ネットワークに
適用して好適なＰＬＬ（Phase Locked Loop）回路に関
する。

【０００２】

【従来の技術】データ伝送を行なう通信ネットワーク
は、情報量の増大とともに著しく広帯域化され、例え
ば、通信ネットワークの最も代表的なＢ−ＩＳＤＮ（Br
oadband Integerated Service Digital Netwotk）にお
いては、その中継系での伝送速度が１５５Ｍb/sに達す
る。更に、最近になり、それを４倍の係数で高めた６０
０Ｍb/s，２．４Ｇb/s，１０Ｇb/sが登場している。通
信ネットワークにおいては、このような異なった伝送速
度の中継系を経てデータ伝送が行なわれるようになって
きており、その場合、中継系に用いる中継器は、伝送速
度に依存せず動作可能なものが必要になる。そのような
中継器の例として、伝送速度を自動的に識別し、その伝
送速度に応じて異なる周波数のクロックを発生するよう
にした中継器がある（例えば１９９７年電子情報通信学
会通信ソサイエティ大会予稿集Ｂ−１０−１０９番第４
０８頁参照）。

【０００３】このような伝送速度無依存型の中継器のク
ロック抽出にＰＬＬ回路を採用する場合、最も高い伝送
速度の周波数（上述の例では１０ＧHz）で発振するＶＣ
Ｏ（Voltage Controlled Oscillator）を用い、位相比
較をこの最高周波数で行なわせるのが普通である。その
ような中継器を伝送速度が低い中継系で用いる場合は、
ＰＬＬ回路の帯域が不必要に高くなり、伝送路雑音の高
域成分の影響を受けてかえってジッタが増大するという
問題点があった。

【０００４】次に、データの符号遷移点の出現頻度は、
一般に伝送するデータによって変化する。ＰＬＬ回路
は、後述するように、符号遷移点の出現頻度によってル
ープ利得が変化する特性があり、ループ利得を一定にす
る手段を採用しないと、通信ネットワークにループ利得
が変化しないクロック抽出回路と利得が変化するＰＬＬ
回路採用のクロック抽出回路とが混在する場合や、ネッ
トワークの途中で前記出現頻度が変化する場合には、識
別誤りが生じるという問題点があった。前記引用の文献
には、ループ利得を一定にする手段が見当らず、そのよ
うな問題が避けられない。

【０００５】これらの問題点の内容を詳細に説明するた
めに、以下に、まず中継器の一般的な課題について述べ
る。

【０００６】ＮＲＺ（Non Return to Zero）符号などの
クロックを伝送しない符号は、高周波成分の含有が少な
いため高速伝送に適し、上記のような広帯域の通信ネッ
トワークで多用される。そのような符号を用いたデータ
伝送の中継器や受信機においては、データの再生と中継
データの送出タイミング発生のため、データからクロッ
クを抽出する回路を必要とする。

【０００７】クロック抽出回路として、クロックに中心
周波数を合致させた共振器（以下「タンク」という）が
用いられてきたが、近年、ＰＬＬが多く用いられるよう
になってきた。ＰＬＬは、ＶＣＯ及び位相比較器を用
い、ＶＣＯの発振周波数の位相をデータの位相と合致さ
せて同期をとる帰還ループを形成するもので、同期周波
数範囲が広い特徴がある。そのため、タンクの場合に行
なわれる精密な周波数合わせを必要としない。また、Ｖ
ＣＯを半導体集積回路（以下「ＩＣ」という）の中に内
に内蔵することが可能になり、ＰＬＬ回路全体をモノリ
シックＩＣで形成することができるようになってきた。

【０００８】ところで、データは、幾つかの伝送路や中
継器を通る過程で、伝送路上の雑音等の影響を受けて時
間の揺らぎ（以下「ジッタ」という）を持つようにな
る。一般にクロック抽出回路においては、データのジッ
タとこのデータを入力して同回路が出力するクロックの
ジッタとの間に変化が生じる。同変化が入力ジッタに対
する出力ジッタの伝達関数、即ち、ジッタトランスファ
特性として表わされる。タンクのジッタトランスファ特
性は、タンクの中心周波数を等価的に直流に変換したと
きの低域通過特性で決まるので、タンクの特性のみに依
存する。

【０００９】一方、ＰＬＬ回路のジッタトランスファ特
性は、帰還ループ特性に依存する。ジッタトランスファ
特性は、ジッタトランスファ利得の周波数特性で表わす
ことができ、その帯域がジッタトランスファ帯域であ
る。そして、ジッタトランスファ帯域は、ループ利得に
比例することが知られている。

【００１０】ループ利得には、位相比較器の平均検出効
率に基づく位相比較器の等価的な利得が含まれる。デー
タからクロックを抽出するＰＬＬ回路の場合、位相比較
器の平均検出効率は、データの符号遷移点の出現頻度に
比例する。つまり、同符号連続が多く、符号遷移点が少
ないデータパターンではタイミング情報が少ないため
に、位相比較器の平均検出効率が低下して等価的な利得
が下がり、従ってループ利得が小さくなってジッタトラ
ンスファ帯域が狭くなる。

【００１１】このようにジッタトランスファ帯域がデー
タパターンに依存すると、中継器を縦続接続した通信ネ
ットワークにタンクとＰＬＬ回路が混在した場合、例え
ば、ネットワークの前段にジッタトランスファ帯域が広
いタンクによる中継器を使用し、後段にＰＬＬ回路によ
る中継器を使用した場合、前段では高い周波数のジッタ
が通過するが、後段では入力ジッタに追従する帯域が狭
くなってデータと抽出クロックの位相差が大きくなり、
識別誤りが生じる。

【００１２】また、ＳＤＨ（Synchronous Digital Hier
archy）処理を行なう通信ネットワークにおいては、中
継系の特性に応じて管理用データを変更する場合があ
り、その場合、変更に伴って符号遷移点の出現頻度が変
化する。変更の前と後の双方で同じＰＬＬ回路による中
継器を使用した場合、変更によって出現頻度が下がると
ジッタトランスファ帯域が下がり、変更前のデータのジ
ッタの高域成分が減少する。そのため、変更前のデータ
のジッタを変更後が追従しなくなり、識別誤りが発生す
る。

【００１３】データ遷移が無い期間位相差を保持するサ
ンプルホールド回路をループ内に挿入したＰＬＬ回路
〔例えば１９９４年米国アイ・エス・エス・シー（ＩＳ
ＳＣＣ）９４大会予稿集／セッション６／資料ＴＡ６．
２第１１０頁及び１１１頁参照〕や、データ遷移が無い
期間位相差を保持するサンプルホールド機能を含んだ位
相比較器を有するＰＬＬ回路〔例えば１９９２年米国ア
イ・エス・エス・シー（ＩＳＳＣＣ）９２大会予稿集／
セッション１０／資料１０．３第１６２頁及び１６３頁
参照〕は、符号遷移点の出現頻度によらずにループ利得
が一定になり、識別誤りの発生が抑えられる。

【００１４】

【発明が解決しようとする課題】前記伝送速度無依存型
の中継器のクロック抽出に用いるＰＬＬ回路にデータ遷
移が無い期間位相差を保持する手段を採用する場合に
も、ループ利得が一定になり、符号遷移点の出現頻度の
変化による識別誤りの発生を抑えることができる。しか
しながら、伝送速度の違いが符号遷移点の出現頻度の変
化と同じ現象になることから、ループ利得一定が不必要
なジッタトランスファ帯域の維持を招き、ジッタが増大
するという問題が生じる。

【００１５】反対に、上記保持手段を採用しない場合
は、ループ利得が伝送速度に応じて変化すると云う好ま
しい特性が維持されるが、同時に符号遷移点の出現頻度
の変化によってループ利得が変わり、識別誤りの発生を
招く。

【００１６】本発明の目的は、従来技術の前記問題点を
解決し、伝送速度に応じてループ利得が変化し、かつ、
符号遷移点の出現頻度が変化した場合にループ利得が一
定で変化しない新規のＰＬＬ回路を提供することにあ
る。

【００１７】

【課題を解決するための手段】本発明の前記課題は、伝
送速度に比例して利得が変化する可変利得増幅器と、デ
ータ遷移が無い期間位相差を保持するサンプルホールド
手段とを帰還ループに含めることによって効果的に解決
することができる。前記可変利得増幅器は、例えば、デ
ューティ比が伝送速度に比例するゲート信号を生成して
出力するゲート信号発生回路と、サンプルホールド手段
を経た位相比較器出力の位相差信号（アナログ信号）を
当該ゲート信号のパルス有りの期間に閉じて出力するス
イッチング回路とによって構成することができる。

【００１８】スイッチング回路においては、伝送速度が
高まるに従って閉じる期間の比率が増大するので、位相
差信号のレベルが大きくなる。これによって、伝送速度
に応じて変化するループ利得を得ることができ、ジッタ
トランスファ帯域と伝送速度の比を常に一定にすること
ができる。

【００１９】

【発明の実施の形態】以下、本発明に係るＰＬＬ回路を
幾つかの図面で示した発明の実施の形態を参照して更に
詳細に説明する。

【００２０】本発明のＰＬＬ回路の構成を図１に示す。
同図において、１は、入力したデータと生成したクロッ
クの位相差を検出する位相比較器、２は、位相比較器１
出力の位相差信号をデータ遷移時にサンプリングしてデ
ータ遷移が無い期間保持するサンプルホールド回路、３
は、ＰＬＬ回路の外部から供給されるデータの伝送速度
情報により利得を変えることによってサンプルホールド
回路２出力の位相差信号のレベルを変える可変利得増幅
器、４は、可変利得増幅器３の出力信号の帯域を制限す
るループフィルタ、５は、ループフィルタ４出力の信号
の電圧値に応じて発振周波数を変えるＶＣＯ、６は、Ｖ
ＣＯ５の出力信号の分周を行なう分周器を示す。ループ
フィルタ４は、ラグーリード型としたが、完全２次型と
することが可能である。

【００２１】以上の構造によって、伝送速度が通信ネッ
トワークが採用する最高の伝送速度Ｂ₀の場合、ＶＣＯ
５出力の基本クロックは、周波数と位相が入力のデータ
と一致するように制御され、周波数ｆ₀になる。伝送速
度がＢ₀／Ｎ（Ｎは整数）である伝送速度Ｂ_N-1の場合に
は、伝送速度Ｂ_N-1の入力データと位相が一致するよう
に制御され、その場合もＶＣＯ５出力の基本クロック
は、周波数ｆ₀になる。そして、分周器６は、外部から
の伝送速度情報に基づいて周波数ｆ₀の基本クロックを
１／Ｎに分周し、伝送速度Ｂ_N-1に対応する周波数ｆ_N-1
（＝ｆ₀／Ｎ）のクロックを出力する。

【００２２】また、サンプルホールド回路２は、位相比
較器１の平均検出効率がデータの符号変換点の出現頻度
に比例する特性を除去するために用いられる。なお、位
相比較器１は、一般的な乗算型を採用したが、これに限
らず、サンプルホールド回路２の機能を内臓させたサン
プルホールド型とすることが可能である。云うまでもな
いが、その場合、サンプルホールド回路２は省略され
る。

【００２３】可変利得増幅器３の利得は外部からの伝送
速度情報によってその決定される。具体的には、伝送速
度に比例し、例えば伝送速度が１／２なれば利得も１／
２になる。可変利得増幅器３の実現方法として、電流分
配型のアナログ回路を用いることができるが、本発明の
実施の形態においては、ゲート信号発生回路とスイッチ
ング回路とからなる回路方式を採用した。利得が１／Ｎ
と離散値であることから、この回路方式によって精度の
良い利得を得ることができる。可変利得増幅器３の構成
例を図２に示す。

【００２４】この回路は、Ｎ＝１，２，４、即ち伝送速
度Ｂ₀，Ｂ₁，Ｂ₃を採用する通信ネットワークに適用す
るもので、伝送速度情報は、Ｎに対応する端子１／１，
１／２，１／４に与えられ、該当するＮの端子が
“１”、その他の端子が“０”になる。

【００２５】図２において、７ａは、ＶＣＯ５出力の最
高伝送速度Ｂ₀（Ｎ＝１）に対応している基本クロック
を１／２分周する分周器、７ｂは、分周器７ａの出力信
号を更に１／２分周する分周器、２１ａは、端子１／２
のデータを反転するインバータ、２１ｂは、端子１／４
のデータを反転するインバータ、２２は、インバータ２
１ａ，２１ｂの両出力信号の論理積を行なうＡＮＤ回
路、８ａは、分周器７ａの出力信号とＡＮＤ回路２２の
出力信号の論理和を行なうＯＲ回路、８ｂは、分周器７
ｂの出力信号とインバータ２１ｂの出力信号の論理和を
行なうＯＲ回路、９は、ＯＲ回路８ａ，８ｂの両出力信
号の論理積を行なうＡＮＤ回路、１０は、ＡＮＤ回路９
出力のゲート信号によって開閉が制御されるスイッチン
グ回路である。

【００２６】スイッチング回路１０にサンプルホールド
回路２の出力の位相差信号が入力される。また、分周器
７ａ，７ｂ、インバータ２１ａ，２１ｂ、ＡＮＤ回路
９，２２及びＯＲ回路８ａ，８ｂによってゲート信号発
生回路２３が構成される。

【００２７】伝送速度がＢ₀で端子１／２，１／４のい
ずれもが“０”のとき、ＡＮＤ回路９には二つの“１”
が入力されてゲート信号は常に“１”になり（デューテ
ィ比が１）、スイッチング回路１０は閉じたままとな
る。それによってスイッチング回路１０は、入力の位相
差信号をそのまま出力の位相差信号として出力する。

【００２８】伝送速度がＢ₁（Ｎ＝２）で端子１／２の
みが“１”のとき、ＡＮＤ回路９から分周器７ａの出力
信号がＯＲ回路８ａを経てそのままゲート信号として出
力され、ゲート信号のデューティ比が０．５になる。そ
れによってスイッチング回路１０は、入力の位相差信号
が実効的に１／２となった位相差信号を出力する。

【００２９】伝送速度がＢ₃（Ｎ＝４）で端子１／４の
みが“１”のとき、ＡＮＤ回路９により、ＯＲ回路８
ａ，８ｂを経たそれぞれ分周器７ａ，７ｂの出力信号の
論理積が行なわれ、ＡＮＤ回路９からデューティ比が
０．２５のゲート信号が出力される。それによってスイ
ッチング回路１０は、入力の位相差信号が実効的に１／
４となった出力位相差信号を出力する。

【００３０】このようにして、可変利得増幅器３は、伝
送速度に比例した利得を持つようになり、それによっ
て、ＰＬＬ回路のループ利得を伝送速度に比例したもの
とすることができる。

【００３１】ＰＬＬ回路の各部の波形を図３に示す。図
３ａは、伝送速度が最高速度（Ｎ＝１）、図３ｂは、１
／２（Ｎ＝２）の場合である。先ず、図３ａの場合を説
明する。

【００３２】位相比較器１は、基本クロック（ここでは
正弦波とした）の立ち上がりと、データの立ち上がり及
び立ち下がりの双方のエッジとで位相差（又は時間差）
を検出する。なお、データのエッジは、いずれか一方と
することが可能である。図３では位相比較器１の動作を
一般化し、クロック１サイクル分の時間だけ位相差を出
力するとした。サンプルホールド回路２ではデータのエ
ッジで動作する。従ってデータが遷移しないために位相
比較器１が位相差を出力しない期間でも、サンプルホー
ルド回路２は、直前のデータエッジの位相差を保持して
いる。この動作によって位相差出力は、データの符号遷
移点の出現頻度に依存しなくなる。図３ａの場合の可変
利得増幅器３の利得は１となり、従ってその出力は、サ
ンプルホールド回路２の出力に一致する。

【００３３】次に、データ伝送速度が１／２の図３ｂの
場合を説明する。異なるのはデータのエッジが元々基本
クロック２サイクル毎にしか存在しないことである。し
かしながら、位相比較器１とサンプルホールド回路２
は、図３ａの場合と同様に動作する。伝送速度が図３ａ
の場合の１／２なので、可変利得増幅器３は、１／２の
デューティでスイッチング回路１０を開閉する。これに
よって最下段に示す信号を出力し、実効利得が１／２に
なる。

【００３４】次に、本発明によって得られる効果を図４
を用いて説明する。図４ａにジッタトランスファ利得の
伝送速度依存性を示す。サンプルホールド回路２を用い
ただけでは伝送速度に対してジッタトランスファ帯域が
変わらないのに比べて、本発明では、ジッタトランスフ
ァ帯域が伝送速度に比例していることが示されている。

【００３５】なお、ジッタトランスファ帯域が伝送速度
に比例しているは、システムで用いるクロックの周波数
とジッタトランスファ帯域の比であるＱ値が一定である
と言い換えることができる。ループ内にサンプルホール
ド回路２を用いただけの従来のＰＬＬ回路では、データ
パターン依存性は解決するものの、逆に伝送速度が遅く
なって符号遷移点出現頻度が低くなってもジッタトラン
スファ帯域は一定である。即ち、Ｑ値は伝送速度によっ
て異なる。一方、本発明のＰＬＬ回路では、ループ内に
利得がデータ伝送速度に比例する可変利得増幅器３を含
むので、ループ利得がデータ伝送速度に比例する。従っ
てジッタトランスファ帯域もデータ速度に比例し、Ｑ値
は伝送速度によらず一定になる。

【００３６】次に、ジッタトランスファ利得のデータパ
ターン依存性を図４ｂに示す。サンプルホールド回路２
を用いない通常のＰＬＬ回路では、位相比較器の出力が
符号遷移点の頻度に依存し、ループ利得も変化する。従
って、ジッタトランスファ帯域も符号遷移点頻度に比例
する。一方、本発明で採用したサンプルホールド回路２
を含むＰＬＬ回路では、ループ利得が符号遷移点頻度に
依存しないため、データパターンに係らず、一定のジッ
タトランスファ帯域になる。

【００３７】本発明のＰＬＬ回路を用いた中継器の構成
例を図５に示す。受信信号をフロントエンド１１及び等
化増幅器１２で増幅した後、本発明のＰＬＬ回路１３で
クロックを抽出する。ここで抽出するクロックは、伝送
速度に対応したものである。このクロックのタイミング
で等化増幅部１２の出力を識別器１４で判定する。１５
は、ＳＤＨ処理を行なうデータ処理部、１６は、データ
処理部の出力データを伝送路に送信信号として送信する
送信部である。なお、フロントエンド１１、等化増幅器
１２、ＰＬＬ回路１３及び識別器１４とでデータを再生
する受信部１９が構成される。

【００３８】データ処理部１５は、中継区間の監視を行
ない、中継系の特性が変化した場合に管理用データを変
更する。前記したように変更に伴って符号遷移点の出現
頻度が変化する。なお、中継区間の監視を行なわない通
信ネットワークにおいては、データ処理部１５は省略さ
れる。その場合、送信器１６は、識別器１４出力の再生
されたデータをそのまま出力する。

【００３９】以上の構成により、伝送速度の１／Ｎ（Ｎ
＝１，２，４，・・・）に対応し、ジッタトランスファ
のＱ値が一定な中継器を構成することができた。

【００４０】なお、通信ネットワークのデータを受信す
る受信機の前段に図５に示した受信部を適用することが
できる。本発明のＰＬＬ回路１３を用いることによっ
て、受信機も伝送速度の１／Ｎ（Ｎ＝１，２，４，・・
・）に対応し、ジッタトランスファのＱ値が一定の状態
で受信を行なうことができる。

【００４１】次に、図５に示した中継器を適用した通信
ネットワークの構成を図６に示す。中継器１７ａ，１７
ｎは、伝送路１８ａ，１８ｎに接続され、多段に縦続接
続される。各中継器に本発明のＰＬＬ回路が用いられて
いるため、ネットワークは、１／Ｎ（Ｎ＝１，２，４，
・・・）の伝送速度に対応し、更に、伝送速度が異なっ
てもジッタトランスファのＱ値が一定になる。従って、
伝送速度が低い場合にはジッタトランスファ帯域も狭く
なり、帯域外の余分なジッタ成分がネットワークを伝搬
することが無い。また、Ｑ値がデータパターンに依存す
ることが無いため、タンクと混在させた場合や、中継器
でデータを書き換えた場合でも、多段中継時にデータ誤
りを発生することが無い。

【００４２】

【発明の効果】本発明によれば、帰還ループにサンプル
ホールド回路と可変利得増幅器を配置するため、伝送速
度に応じてループ利得が変化し、かつ、符号遷移点の出
現頻度が変化した場合にループ利得が一定で変化しない
即ちＱ値が伝送速度に依存しないＰＬＬ回路を実現する
ことができる。本発明のＰＬＬ回路を中継器や受信機に
適用することにより、タンクと混在させた場合や中継器
でデータを書き換える場合にデータ誤りの発生がない通
信ネットワークを実現することができる。

【図面の簡単な説明】

【図１】本発明に係るＰＬＬ回路の発明の実施の形態の
例を説明するため回路構成図。

【図２】本発明の可変利得増幅器の例を説明するための
回路構成図。

【図３】本発明のＰＬＬ回路の各部の波形を示す図。

【図４】ジッタトランスファ特性を説明するたの曲線
図。

【図５】本発明のＰＬＬ回路を適用した中継器の構成例
を説明するための回路構成図。

【図６】本発明の中継器を用いた通信ネットワークの例
を説明するための構成図。

【符号の説明】

１…位相比較器、２…サンプルホールド回路、３…可変
利得増幅器、４…ループフィルタ、５…ＶＣＯ、６，７
…分周器、８…ＯＲ回路、９，２２…ＡＮＤ回路、１０
…スイッチング回路、１１…フロントエンド部、１２…
等化増幅部、１３…ＰＬＬ回路、１４…識別器、１５…
データ処理部、１６…送信部、１７…中継器、１８…伝
送路、１９…受信部、２１…インバータ、２３…ゲート
信号発生回路。

Claims

【特許請求の範囲】

【請求項１】位相比較器と、ループフィルタと、ＶＣ
Ｏ(Voltage ControlledOscillator）とで帰還ループが
形成され、入力するデータからクロックを抽出するＰＬ
Ｌ（Phase Locked Loop）回路において、位相比較器出
力の位相差信号をデータ遷移時にサンプリングしてデー
タの符号遷移が無い期間保持するサンプルホールド手段
と、データの伝送速度に比例して利得が変化する可変利
得増幅器とを上記帰還ループに含んでなることを特徴と
するＰＬＬ回路。
【請求項２】前記可変利得増幅器は、デューティ比が
伝送速度に比例するゲート信号を生成して出力するゲー
ト信号発生回路と、サンプルホールド手段を経た位相比
較器出力の位相差信号を当該ゲート信号のパルス有りの
期間に閉じて出力するスイッチング回路とによって構成
されていることを特徴とする請求項１に記載のＰＬＬ回
路。
【請求項３】前記ＶＣＯは、前記データを伝送する通
信ネットワークの取り得る最高伝送速度に対応した周波
数で発振するものであり、ＶＣＯの発振周波数をデータ
の伝送速度に分周してクロックを出力する分周器を備え
ていることを特徴とする請求項１又は請求項２に記載の
ＰＬＬ回路。
【請求項４】データを再生して送信する中継器であっ
て、請求項１〜請求項３のいずれか一に記載のＰＬＬ回
路を含んでなることを特徴とする中継器。
【請求項５】通信ネットワークからのデータを受信す
る受信機であって、請求項１〜請求項３のいずれか一に
記載のＰＬＬ回路を含んでなることを特徴とする受信
機。
【請求項６】伝送路と請求項４に記載の中継器とを多
段に縦続接続してなることを特徴とする通信ネットワー
ク。