JP2010283455A - クロック再生装置および電子機器 - Google Patents
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Abstract
【解決手段】ゲーティング信号生成部130Bは、位相判定部120Bの位相判定信号に応じて、エッジ検出部110の検出結果により立ち上がりエッジ検出を示す信号または立ち下がりエッジ検出を示す信号のいずれか一方の信号を第1のゲーティング信号として、他方の信号を受信データ信号の周期の半周期分を遅延させて上記第2のゲーティング信号として生成し、発振器140Bは、位相が第1のゲーティング信号SGT10および第2のゲーティング信号SGT11によって制御され、受信データ信号RDTに同期したクロック信号CLKを出力する。
【選択図】図10
Description
また、高速インタフェースでは、転送レートの高速化に伴って信号に含まれるジッタ成分が増加してきており、ジッタに対する耐性も求められている。
さらに、これらの方式では、受信データ信号に対する同期を負帰還により実現しているために、クロック信号が受信データ信号に同期するために要する時間が長く、短時間に受信データ信号に同期することが求められるバーストデータ転送には適さない。
この方式では、位相比較器が不要であり、位相比較器により高速化が制限されることはない。さらに、受信データ信号に対して瞬時に同期することが可能である。
図2(A)〜(C)は、図1のエッジ検出器の動作タイミングを示す図である。
エッジ検出器2は、遅延回路21および排他的論理和(EXOR)22を有する。
エッジ検出器2においては、遅延回路21で受信データ信号rdtが遅延され、その遅延信号S21がEXORゲート22に供給される。EXORゲート22では、入力された受信データ信号rdtと遅延信号S21とのEXORが行われ、その結果がゲーティング信号S2として電圧制御発振器3に出力される。
電圧制御発振器3では、発振周波数制御電圧fcvにより発振周波数が制御され、ゲーティング信号S2に応じたタイミングでクロック信号S3が出力される。
そのため、上記したゲーテッドVCOを用いた方式で高速化しようとすると、電圧制御発振器3の発振周波数によって高速化が制限されてしまう。
また、高速の発振周波数で発振する電圧制御発振器3を必要とするために、消費電力の増大を招いてしまう。
すなわち、上記ゲーテッドVCO方式のクロック再生装置1のエッジ検出器2は、受信データ信号rdtと遅延回路21によりT0/2だけ遅延された遅延信号S21のEXOR22によりゲーティング信号S2がパルス信号として出力される。
そのため、受信データ信号rdtがそのジッタ成分によって位相が変動することにより受信データ信号rdtの隣接するエッジ間がT0/2となると、それぞれのエッジに対するパルス信号をゲーティング信号S3として出力することができなくなる。
上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を位相判定信号として出力する位相判定部と、上記第1のゲーティング信号から上記第nのゲーティング信号を生成して上記発振器の第1のゲーティンググループから上記第nのゲーティンググループにそれぞれ出力するゲーティング信号生成部と、を有し、上記ゲーティング信号生成部は、上記位相判定部の位相判定信号に応じて、上記エッジ検出部のエッジ検出信号を注入する上記ゲーティング信号を選択して、選択したゲーティング信号を遅延制御して上記発振器に出力し、上記発振器は、位相が上記第1のゲーティング信号から上記第nのゲーティング信号によって制御され、上記受信データ信号に同期した上記クロック信号を出力する。
また、電圧制御発振器へのエッジ注入がゲーティング信号により複数箇所から可能であり、少なくとも1箇所からの注入に対して立ち上がりエッジが同期し、他の少なくとも1箇所の注入に対して立ち下がりエッジが同期する。
なお、説明は以下の順序で行う。
1.第1の実施形態(サブレート対応のクロック再生装置の第1の構成例)
2.第2の実施形態(サブレート対応のクロック再生装置の第2の構成例)
3.第3の実施形態(ハーフレート対応のクロック再生装置の第1の構成例)
4.第4の実施形態(ハーフレート対応のクロック再生装置の第2の構成例)
5.第5の実施形態(第3の実施形態の変形例)
6.第6の実施形態(第4の実施形態の変形例)
7.第7の実施形態(電子機器の構成例)
8.第8の実施形態(2クロック再生対応のクロック再生装置の構成例)
まず、電圧制御発振器(VCO)を構成するゲーティンググループの段数がn(nは2以上の整数)である場合に一般化して、サブレート動作のクロック再生装置の構成について述べる。
ここで述べる構成としては2つの構成がある。1つはVCOの発振周波数が受信データ信号のデータレートに対して1/nの場合であり、もう1つは1/(2n)の場合である。
そこで、前者を第1のサブレート構成とし、後者を第2のサブレート構成として、それぞれの構成を第1および第2の実施形態として順に説明する。
また、第1および第2の実施形態の説明後、第1のサブレート構成でn=2に対応するハーフレート対応のクロック再生装置について、第3〜第6の実施形態として説明する。
[第1のサブレート構成]
図3は、本発明の第1の実施形態に係るクロック再生装置の構成例を示すブロック図である。
さらに、ゲーティンググループGRP1〜GRPnはそれぞれゲーティング信号が供給されており、電圧制御発振器140はゲーティング信号SGT1〜SGTnによって制御されることで位相同期する。
また、電圧制御発振器140の発振周波数は、発振周波数制御信号FCVにより受信データ信号RDTの1/nとなるように制御されている。
電圧制御発振器140は、ゲーティンググループGRP1〜GRPnの出力信号からn相のクロック信号を出力することで、受信データ信号RDTに同期したサブレートのクロック信号CLKを再生する。
ここで、n=2のハーフレートの場合の例は後述するが、電圧制御発振器140の発振周波数は受信データ信号RDTの1/2で2相の位相同期されたクロック信号CLKを再生する。
4つのANDゲート141〜146のうち、3つのANDゲート141〜144,146は2入力のうちの一(他方)の入力(第1入力)が負入力となっている。
ANDゲート142の第1入力(負入力)がANDゲート141の出力に接続され、第2入力(正入力)が第1のゲーティング信号SGT1の供給ラインに接続されている。
ANDゲート143の第1入力(負入力)がANDゲート142の出力に接続され、第2入力(正入力)が第2のゲーティング信号SGT2の供給ラインに接続されている。
ANDゲート144の第1入力(負入力)がANDゲート143の出力に接続され、第2入力(正入力)が第2のゲーティング信号SGT2の供給ラインに接続されている。
ANDゲート145の第1入力(正入力)がANDゲート144の出力に接続され、第2入力(正入力)が第3のゲーティング信号SGT3の供給ラインに接続されている。
ANDゲート146の第1入力(負入力)がANDゲート145の出力に接続され、第2入力(正入力)が第3のゲーティング信号SGT3の供給ラインに接続されている。
これにより、電圧制御発振器140の発振周波数は受信データ信号RDTのデータレートの1/nとなり、高速化、低消費電力化を実現することができる。
ここでの位相判定は、具体的には受信データ信号RDTのエッジ入力時点において、電圧制御発振器140内部の発振ループを伝播しているクロック信号のエッジの位置と、そのエッジが立ち上り/立下りのいずれであるかを判定することである。
この場合、1周期の間にクロック信号のエッジは発振ループを2周するが、その2周をn等分した場合にどこにあるのかを判定することを指す。
位相をn等分して判定する理由は、次の通りである。
すなわち、電圧制御発振器140は、受信データ信号RDTのデータレートの1/nの周波数で発振している。
このため、位相同期した定常状態において受信データ信号RDTとクロック信号VLCの位相関係は、受信データ信号RDTの一つのエッジ入力に対して、図5に示すようにn通りの場合が存在する。
これにより、エッジ検出信号とVCOの位相関係もn通りの場合が存在することになる。
そのため、受信データ信号RDTのエッジ入力時点における、電圧制御発振器140内部のクロック信号CLKのエッジの位置および立ち上り/立下り方向のn通りの場合に応じて、位相同期のための適切なタイミングでゲーティング信号を注入する必要がある。
そこで、電圧制御発振器140にエッジ検出信号SEDを注入するゲーティング信号SGTを選択し遅延制御するために、受信データ信号RDTのエッジ入力時点における電圧制御発振器140の位相を判定する。そして、受信データ信号RDTと電圧制御発振器140の位相関係を判定する。
位相判定器120は、クロック入力が受信データ信号RDTに接続され、データ入力が電圧制御発振器140の内部クロック信号線に接続されるフリップフロップFFにより、受信データ信号の立ち上りエッジ時点における電圧制御発振器140の位相を判定できる。
同様に、位相判定器120は、クロック入力が受信データ信号RDTの反転信号線に接続される。そして、位相判定器120は、データ入力が電圧制御発振器140の内部クロック信号線に接続されるフリップフロップにより、受信データ信号の立下りエッジ時点における電圧制御発振器140の位相を判定できる。
さらに、受信データ信号がハイレベル(H)のときにクロック入力が受信データ信号線に接続されているフリップフロップの出力信号を選択する。
ローレベル(L)のときにクロック入力が受信データ信号の反転信号線に接続されているフリップフロップの出力信号を選択するセレクタの出力信号を位相判定信号SPDAとして、位相判定器120は出力する。
図6では、3相のクロック信号CLK0、CLK120、CLK240が再生されたクロック信号であり、その周波数は受信データ信号のデータレートの1/3である。
図6のタイミング図の例では、位相判定器120は受信データ信号のエッジ入力ごとにクロック信号CLK0、CLK120、CLK240を保持して位相判定信号SEDとして出力する。
さらに、ゲーティング信号生成器130は、位相判定信号SEDが0X0のときゲーティング信号SGT2にエッジ検出信号SEDをT0/2だけ遅延させて出力する。
そして、ゲーティング信号生成器130は、位相判定信号SPDAがX11のときゲーティング信号SGT1にエッジ検出信号SEDをT0だけ遅延させて出力する。位相判定信号SPDAが10Xのときゲーティング信号SGT3に(3/2)T0だけ遅延させて出力する。
また、n=2および3の場合と同様にしてn=4以上に拡張可能である。
[第2のサブレート構成]
図7は、本発明の第2の実施形態に係るクロック再生装置の構成例を示すブロック図である。
クロック再生装置100Aの基本的な構成は、第1の実施形態に係るクロック再生装置100と同様である。
さらに、ゲーティンググループGRP1〜GRPnはそれぞれゲーティング信号に接続されており、電圧制御発振器140Aはゲーティング信号SGT1〜SGTnによって制御されることで位相同期する。
また、電圧制御発振器140Aの発振周波数は、発振周波数制御信号FCVにより受信データ信号の1/(2n)となるように制御されている。
電圧制御発振器140Aは、ゲーティンググループGRP1〜GRPnの出力信号から(2n)相のクロック信号を出力することで、受信データ信号に同期したサブレートのクロック信号CLKを再生する。
n=2のハーフレートは後述するが、電圧制御発振器140Aの発振周波数は受信データ信号RDTの1/4で4相の位相同期されたクロック信号CLKを再生する。
4つのANDゲート141A〜146Aのうち、3つのANDゲート142A,144A,146Aは2入力のうちの一(他方)の入力(第1入力)が負入力となっている。
ANDゲート142Aの第1入力(負入力)がANDゲート141Aの出力に接続され、第2入力(正入力)が第1のゲーティング信号SGT1の供給ラインに接続されている。
ANDゲート143Aの第1入力(正入力)がANDゲート142Aの出力に接続され、第2入力(正入力)が第2のゲーティング信号SGT2の供給ラインに接続されている。
ANDゲート144Aの第1入力(負入力)がANDゲート143Aの出力に接続され、第2入力(正入力)が第2のゲーティング信号SGT2の供給ラインに接続されている。
ANDゲート145Aの第1入力(正入力)がANDゲート144Aの出力に接続され、第2入力(正入力)が第3のゲーティング信号SGT3の供給ラインに接続されている。
ANDゲート146Aの第1入力(負入力)がANDゲート145Aの出力に接続され、第2入力(正入力)が第3のゲーティング信号SGT3の供給ラインに接続されている。
これにより、電圧制御発振器140Aの発振周波数は受信データ信号RDTのデータレートの1/(2n)となり、高速化、低消費電力化を実現することができる。
ここでの位相判定は、具体的には受信データ信号RDTのエッジ入力時点において、電圧制御発振器140A内部の発振ループを伝播しているクロック信号のエッジの位置と、そのエッジが立ち上り/立下りのいずれであるかを判定することである。
この場合、1周期の間にクロック信号のエッジは発振ループを2周するが、その2周を(2n)等分した場合にどこにあるのかを判定することを指す。
すなわち、電圧制御発振器140Aは受信データ信号のデータレートの1/(2n)の周波数で発振している。
このため、位相同期した定常状態において受信データ信号とクロック信号の位相関係は、受信データ信号RDTの一つのエッジ入力に対して(2n)通りの場合が存在する。
これにより、エッジ検出信号SEDと電圧制御発振器140Aの位相関係も(2n)通りの場合が存在することになる。
そのため、受信データ信号RDTのエッジ入力時点における電圧制御発振器140A内部のクロック信号CLKのエッジの位置および立ち上り/立下り方向の(2n)通りの場合に応じて位相同期のための適切なタイミングでゲーティング信号を注入する必要がある。
そこで、電圧制御発振器140Aにエッジ検出信号SEDを注入するゲーティング信号SGTを選択し遅延制御するために、受信データ信号RDTのエッジ入力時点における電圧制御発振器140Aの位相を判定する。そして、受信データ信号RDTと電圧制御発振器140Aの位相関係を判定する。
位相判定器120Aは、クロック入力が受信データ信号線に接続され、データ入力が電圧制御発振器140Aの内部クロック信号に接続されるフリップフロップFFにより、受信データ信号の立ち上りエッジ時点における電圧制御発振器140Aの位相を判定できる。
同様に、クロック入力が受信データ信号RDTの反転信号線に接続され、データ入力が電圧制御発振器140Aの内部クロック信号線に接続されるフリップフロップにより、受信データ信号の立下りエッジ時点における電圧制御発振器140Aの位相を判定できる。
さらに、受信データ信号RDTがHのときにクロック入力が受信データ信号線に接続されているフリップフロップの出力信号を選択する。
ローレベル(L)のときにクロック入力が受信データ信号の反転信号線に接続されているフリップフロップの出力信号を選択するセレクタの出力信号を位相判定信号SPDAとして、位相判定器120は出力する。
図9では、3相のクロック信号CLK0、CLK60、CLK120とそれぞれの反転信号の6相のクロック信号が再生されたクロック信号であり、その周波数は受信データ信号のデータレートの1/6である。
図9のタイミング図の例では、位相判定器120Aは受信データ信号のエッジ入力ごとにクロック信号CLK0、CLK60、CLK120を保持して位相判定信号SPDAとして出力する。
さらに、ゲーティング信号生成器130Aは、位相判定信号SPDAが000のときゲーティング信号SGT2にエッジ検出信号をT0だけ遅延させて出力する。
そして、ゲーティング信号生成器130Aは、位相判定信号SPDAが110のときゲーティング信号SGT1にエッジ検出信号SEDをT0だけ遅延させて出力し、位相判定信号SPDAが111のときゲーティング信号SGT3にT0だけ遅延させて出力する。
また、n=2および3の場合と同様にしてn=4以上に拡張可能である。
図10は、本発明の第3の実施形態に係るクロック再生装置の構成例を示すブロック図である。
エッジ検出器110Bは、生成した立ち上がりエッジ検出信号SEDRおよび立ち下がりエッジ検出信号SEDFをゲーティング信号生成器130Bに出力する。
図12(A)〜(D)は、図11のエッジ検出器の動作タイミングを示す図である。
図12(A)は受信データ信号RDTを、図12(B)は遅延信号S111を、図12(C)は立ち上がりエッジ検出信号SEDRを、図12(D)は立ち下がりエッジ検出信号SEDFを、それぞれ示している。
遅延回路111の遅延時間Tdは、受信データ信号RDTの周期T0より短い値に設定されている(Td<T0)。
エッジ検出器110Bは、図12に示すように、エッジごとにTdの期間だけローレベル(L)となるパルス信号をNANDゲート112,113から、立ち上がりエッジ検出信号SEDR、もしくは立ち下がりエッジ検出信号SEDFとして出力する。
エッジ検出器110Bは、図12に示すように、エッジごとにTwの期間だけローレベル(L)となるパルス信号をNANDゲート112,113から、立ち上がりエッジ検出信号SEDR、もしくは立ち下がりエッジ検出信号SEDFとして出力する。
さらにエッジ検出器110Bは、受信データ信号RDTのエッジは立ち上がりと立ち下がりが交互に発生し、一方のエッジが連続して発生することはないので、ジッタにより隣接するエッジが接近した場合でもエッジを検出することが可能となる。
セレクタ123は、受信データ信号RDTがローレベルの期間はフリップフロップ122の出力信号を選択し、選択した信号を位相判定信号SPDとして出力する。
これにより、位相判定器120Bは、受信データ信号RDTのエッジが入力された時点のクロック信号CLKの位相を判定して位相判定信号SPDとして出力する。
そして、ゲーティング信号生成器130Bは、選択した信号を遅延制御して電圧制御発振器140Bに注入する第1のゲーティング信号SGT11および第2のゲーティング信号SGT12として電圧制御発振器140Bに出力する。
セレクタ132は、入力「0」が立ち下がりエッジ検出信号SEDFの供給ラインに接続され、入力「1」が立ち上がりエッジ検出信号SEDRの供給ラインに接続されている。
セレクタ131は、位相判定信号SPDがローレベルの場合、立ち上がりエッジ検出信号SEDRを第1のゲーティング信号SGT10として出力する。
セレクタ132は、位相判定信号SPDがローレベルの場合、立ち下がり検出信号SEDFを第2のゲーティング信号SGT11aとして出力する。
セレクタ131は、位相判定信号SPDがハイレベルの場合、立ち下がりエッジ検出信号SEDFを第1のゲーティング信号SGT10として出力する。
セレクタ132は、位相判定信号SPDがハイレベルの場合、立ち上がり検出信号SEDRを第2のゲーティング信号SGT11aとして出力する。
さらに、第2のゲーティング信号SGT11は、遅延回路133によりT0/2だけ遅延された信号として出力される。
また、電圧制御発振器140Bの発振周波数は、発振周波数制御電圧FCVによって制御される。
そして、電圧制御発振器140Bは、第1および第2のゲーティング信号SGT10、SGT11によりエッジ検出を示す信号が注入されていない期間は、制御された発振周波数のクロック信号CLKを出力する。
4つのANDゲート141〜144のうち、3つのANDゲート141,142,144は2入力のうちの一(他方)の入力(第1入力)が負入力となっている。
ANDゲート142の第1入力(負入力)がANDゲート141の出力に接続され、第2入力(正入力)が第1のゲーティング信号SGT10の供給ラインに接続されている。
ANDゲート143の第1入力(正入力)がANDゲート142の出力に接続され、第2入力(正入力)が第2のゲーティング信号SGT11の供給ラインに接続されている。
ANDゲート144の第1入力(負入力)がANDゲート143の出力に接続され、第2入力(正入力)が第2のゲーティング信号SGT11の供給ラインに接続されている。
これに対応して、4つのANDゲート141〜144は、前段の2つのANDゲート141,142の第1のゲーティンググループGRP1と、次段の2つのANDゲート143,144の第2のゲーティンググループGRP2が形成されている。
そして、第1のゲーティンググループGRP1に第1のゲーティング信号SGT10が供給され、第2のゲーティンググループGRP2に第2のゲーティング信号SGT11が供給される。
ANDゲート142は、第2内部クロック信号CK2を次段のANDゲート143の正入力である第1入力に出力する。
ANDゲート143は、第3内部クロック信号CK3をANDゲート144の負入力である第1入力に出力する。
電圧制御発振器140Bは、第1および第2のゲーティング信号SGT10、SGT11がともにハイレベル(H)のときは内部に発振ループが形成され発振し続ける。
続いて、第1のゲーティング信号SGT10がハイレベル(H)に変化すると内部クロック信号CK2は第1のゲーティング信号SGT10に同期してハイレベル(H)となる。
さらに、T0/2だけ遅延してクロック信号CLKに同期された立ち下がりエッジとなって出現する。
図16(A)は受信データ信号RDTを、図16(B)は立ち上がりエッジ検出信号SEDRを、図16(C)は立ち下がりエッジ検出信号SEDFを、図16(D)は位相判定信号SPDをそれぞれ示している。図16(E)は第1のゲーティング信号SGT10を、図16(F)は第2のゲーティング信号SGT11を、図16(G)はクロック信号CLKを、それぞれ示している。
次に、第3の実施形態のクロック再生装置100Bの動作を図16(A)〜(G)に関連付けて説明する。
エッジ検出器110Bにおいては、受信データ信号RDTの立ち上がりエッジが検出されて立ち上がりエッジの有無を示す立ち上がりエッジ検出信号SEDRが生成される。
同様に、エッジ検出器110Bにおいては、立ち下がりエッジが検出されて立ち下がりエッジの有無を示す立ち下がりエッジ検出信号SEDFが生成される。
エッジ検出器110Bで生成された立ち上がりエッジ検出信号SEDRおよび立ち下がりエッジ検出信号SEDFは、ゲーティング信号生成器130に出力される。
位相判定器120Bにおいては、受信データ信号RDRのエッジごとに、電圧制御発振器140Bの出力であるクロック信号CLKの位相が判定され、判定結果が位相判定信号SPDとしてゲーティング信号生成器130Bに出力される。
そして、ゲーティング信号生成器130Bにおいては、選択した信号が遅延制御されて電圧制御発振器140Bに注入する第1のゲーティング信号SGT11および第2のゲーティング信号SGT12として電圧制御発振器140Bに出力される。
電圧制御発振器140Bにおいては、第1および第2のゲーティング信号SGT10,SGT11のいずれかによってエッジ検出を示す信号(情報)として電圧制御発振器140Bの内部の発振ループに注入される。これにより注入したエッジにクロック信号CLKが同期されて出力される。
また、電圧制御発振器140Bの発振周波数は、発振周波数制御電圧FCVによって制御される。
そして、電圧制御発振器140Bにおいては、第1および第2のゲーティング信号SGT10、SGT11によりエッジ検出を示す信号が注入されていない期間は、発振周波数制御電圧FCVによって制御された発振周波数のクロック信号CLKが出力される。
また、電圧制御発振器140Bへのエッジ注入が複数箇所から可能であり、少なくとも1箇所からの注入に対して立ち上がりエッジが同期し、他の少なくとも1箇所の注入に対して立ち下がりエッジが同期する。
これにより、受信データ信号RDTに同期したハーフレートのクロック信号CLKを再生することが可能である。
図17は、本発明の第4の実施形態に係るクロック再生装置の構成例を示すブロック図である。
図18においては、理解を容易にするため、図11と同一構成部分は同一符号をもって表している。
エッジ検出器110Cは、図18に示すように、立ち上がりエッジと立ち下がりエッジを一つのEXORゲート114で検出し、検出結果をエッジ検出信号SEDAとしてゲーティング信号生成器130Cに出力する。
図19においては、理解を容易にするため、図13と同一構成部分は同一符号をもって表している。
セレクタ123は、受信データ信号RDTがローレベルの期間はフリップフロップ122の出力信号を選択し、選択した信号を位相判定信号SPDAとして出力する。
これにより、受信データ信号RDTのエッジが入力された時点のクロック信号CLKの位相を判定して位相判定信号SPDAとして出力する。
図20においては、理解を容易にするため、図14と同一構成部分は同一符号をもって表している。
ANDゲート134の出力から第1のゲーティング信号SGT10が出力される。
ANDゲート135の出力から第2のゲーティング信号SGT11aが出力される。
この第2のゲーティング信号SGT11aは、遅延回路133でT0/2だけ遅延され、遅延された信号が第2のゲーティング信号SGT11として電圧制御発振器140Bに出力される。
図21(A)は受信データ信号RDTを、図21(B)はエッジ検出信号SEDAを、図21(C)は位相判定信号SPDAをそれぞれ示している。図21(D)は第1のゲーティング信号SGT10を、図21(E)は第2のゲーティング信号SGT11を、図21(F)はクロック信号CLKを、それぞれ示している。
図22は、本発明の第5の実施形態に係るクロック再生装置の構成例を示すブロック図である。
すなわち、クロック再生装置100Dでは、ゲーティング信号生成器130Dが第1および第2のゲーティング信号SGT10,SGT11をそれぞれ2つ生成する。
そして、ゲーティング信号生成器130Dは、2つの第1のゲーティング信号DSGT10,SGT10を電圧制御発振器140Dの第1のゲーティンググループGRP1Bの各ANDゲート141B,142Bに別々に供給する。
同様に、ゲーティング信号生成器130Dは、2つの第2のゲーティング信号DSGT11,SGT11を発振器140Aの第2のゲーティンググループGRP2Bの各ANDゲート143B,144Bに別々に供給する。
図23においては、理解を容易にするため、図14と同一構成部分は同一符号をもって表している。
セレクタ132は、入力「0」が立ち下がりエッジ検出信号SEDFの供給ラインに接続され、入力「1」が立ち上がりエッジ検出信号SEDRの供給ラインに接続されている。
セレクタ131は、位相判定信号SPDがローレベルの場合、立ち上がりエッジ検出信号SEDRを第1のゲーティング信号SGT10として出力する。
セレクタ132は、位相判定信号SPDがローレベルの場合、立ち下がり検出信号SEDFを第2のゲーティング信号SGT11aとして出力する。
セレクタ131は、位相判定信号SPDがハイレベルの場合、立ち下がりエッジ検出信号SEDFを第1のゲーティング信号SGT10として出力する。
セレクタ132は、位相判定信号SPDがハイレベルの場合、立ち上がり検出信号SEDRを第2のゲーティング信号SGT11aとして出力する。
図24においては、理解を容易にするため、図15と同一構成部分は同一符号をもって表している。
4つのANDゲート141B〜144Bのうち、3つのANDゲート141B,142B,144Bは2入力のうちの一方の入力(第1入力)が負入力となっている。
ANDゲート142Bの第1入力(負入力)がANDゲート141Bの出力に接続され、第2入力(正入力)が第1のゲーティング信号SGT10の供給ラインに接続されている。
ANDゲート143Bの第1入力(正入力)がANDゲート142Bの出力に接続され、第2入力(正入力)が第2の遅延ゲーティング信号DSGT11の供給ラインに接続されている。
ANDゲート144Bの第1入力(負入力)がANDゲート143Bの出力に接続され、第2入力(正入力)が第2のゲーティング信号SGT11の供給ラインに接続されている。
これに対応して、4つのANDゲート141B〜144Bは、前段の2つのANDゲート141B,142Bの第1のゲーティンググループGRP1Bと、次段の2つのANDゲート143B,144Bの第2のゲーティンググループGRP2Bが形成されている。
そして、第1のゲーティンググループGRP1Bに第1のゲーティング信号SGT10および第1の遅延ゲーティング信号DSGT10が供給される。
第2のゲーティンググループGRP2Bに第2のゲーティング信号SGT11および第2の遅延ゲーティング信号DSGT11が供給される。
ANDゲート142Bは、第2内部クロック信号CK2を次段のANDゲート143Bの正入力である第1入力に出力する。
ANDゲート143Bは、第3内部クロック信号CK3をANDゲート144Bの負入力である第1入力に出力する。
図25(A)は第1のゲーティング信号SGT10を、図25(B)は第1の遅延ゲーティング信号DSGT10を、図25(C)は内部クロック信号CK1をそれぞれ示している。図25(D)は第2のゲーティング信号SGT11を、図25(E)は第2の遅延ゲーティング信号DSGT11を、図25(F)は内部クロック信号CK3を、図25(G)はクロック信号CLKを、それぞれ示している。
上記説明では、Td2<T0/4としたが、図18においては、Td≒T0/2、Td2≒T0/4としている。
さらに、第1の遅延ゲーティング信号DSGT10がパルス信号として出力される。これにより、内部クロック信号CK1もローレベルとなり、この期間も第1の遅延ゲーティング信号DSGT10によって電圧制御発振器140Dの発振ループが切断された状態になっている。
すなわち、実質的に第1のゲーティング信号SGT10がローレベルである期間だけでなく図25中に示す期間Tb1において発振ループが切断された状態になっている。
受信データ信号RDTのジッタにより第1のゲーティング信号SGT10、遅延ゲーティング信号DSGT10のタイミングが電圧制御発振器140Dの位相に対して変動しても安定して第1のゲーティング信号SGT10からエッジを注入することが可能になる。
これにより、受信データ信号RDTのジッタに対する耐性が改善される。
図26は、本発明の第6の実施形態に係るクロック再生装置の構成例を示すブロック図である。
すなわち、クロック再生装置100Eでは、ゲーティング信号生成器130Cが第1および第2のゲーティング信号SGT10,SGT11をそれぞれ2つ生成する。
そして、ゲーティング信号生成器130Eは、2つの第1のゲーティング信号DSGT10、SGT10を電圧制御発振器140Eの第1のゲーティンググループGRP1Cの各ANDゲート141C,142Cに別々に供給する。
同様に、ゲーティング信号生成器130Eは、2つの第2のゲーティング信号DSGT11、SGT11を電圧制御発振器140Eの第2のゲーティンググループGRP2Cの各ANDゲート143C,144Cに別々に供給する。
図27においては、理解を容易にするため、図20および図23と同一構成部分は同一符号をもって表している。
ANDゲート134の出力から第1のゲーティング信号SGT10が出力される。
ANDゲート135の出力から第2のゲーティング信号SGT11aが出力される。
この第2のゲーティング信号SGT11aは、遅延回路133でT0/2だけ遅延され、遅延された信号が第2のゲーティング信号SGT11として出力される。
ここで、第1〜第6の実施形態の各クロック再生装置に含まれる遅延回路の構成例について説明する。
ANDゲートAD1〜ADnは電圧制御発振器140を構成するANDゲート141等と同一の構成である。
また、それぞれのANDゲートは発振周波数制御電圧FCVによって、伝播遅延時間がほぼ制御される。
これにより、入力信号SINから出力信号SOTまでの遅延時間は、発振周波数制御電圧FCVによって制御される。
図29は、本発明の実施形態に係るクロック再生装置の第1の接続例を示すブロック図である。
図29においては、図面の簡単化のため、クロック再生装置100−1〜100−mには発振周波数制御電圧FCVが供給される電圧制御発振器140のみを示している。
PLL200のループフィルタ203の出力が発振周波数制御電圧FCVとして出力される。
PLL200の電圧制御発振器201は、クロック再生装置100−1〜100−mの電圧制御発振器140と同一構成のものが適用される。
これにより、高い精度で発振周波数を制御可能である。
そして、各クロック再生装置100−1〜100−mから受信データ信号RDTに同期したクロックCLK−1〜CLK−mが出力される。
図30は、本発明の実施形態に係るクロック再生装置の第2の接続例を示すブロック図である。
そして、PLL200Aでは、電圧制御発振器201の入力側に電流電圧変換器(IV変換器)206が配置されている。
さらに、各クロック再生装置100−1〜100−mの電圧制御発振器140の入力側にも電流電圧変換器(IV変換器)150が配置されている。
図31は、本発明の第7の実施形態に係る電子機器の構成例を示すブロック図である。
機能ブロック320−1〜32−mは、クロック再生装置310−1〜310−mで再生されたクロック信号CKL1〜CLKmに同期して受信データ信号RDTに対して再生処理等を行う。
あるいは、電子機器300は、クロック再生装置310−1〜310−m、および機能ブロック320−1〜32−mが同一チップに集積化された半導体集積回路として形成することも可能である。
なお、以下の説明では、説明の重複を避けるため、上記第1〜第4の実施形態で説明した構成部分は同一符号をもって表す。
図32は、本発明の第8の実施形態に係るクロック再生装置の構成例を示すブロック図である。
図33は、本発明の第8の実施形態に係るクロック再生装置の構成例を示す回路図である。
本第8の実施形態においては、電圧制御発振器140Fは、基本的な構成は図15と同様の構成を有している。
ただし、本第8の実施形態では、電圧制御発振器140Fの第1のゲーティンググループGRP1の出力である内部クロック信号CK2を、出力クロック信号CLK0とともに、位相が90度ずれたクロック信号CLK90として出力する機能を有する。
そして、この内部のクロック信号CLK90は、出力クロック信号CLK0と共に、位相判定器120Fに供給される。
図33においては、理解を容易にするため、図19と同一構成部分は同一符号をもって表している。
図26の位相判定器120Fは、クロック信号CLK90用位相判定部を形成するフリップフロップ121−2,122A−2、およびセレクタ123−2を有する。
セレクタ123−1は、受信データ信号RDTがローレベルの期間はフリップフロップ122の出力信号を選択し、選択した信号を位相判定信号SPD0として出力する。
セレクタ123−2は、受信データ信号RDTがローレベルの期間はフリップフロップ122の出力信号を選択し、選択した信号を位相判定信号SPD1として出力する。
EXOR139は、位相判定器120Dによる2つの位相判定信号SPD0とSPD1のEXORを行い、その結果はセレクタ140のセレクト信号に用いられる。
セレクタ140は、入力「0」がエッジ検出信号SEDAの供給ラインに接続され、入力「1」が遅延回路138の出力に接続されている。
セレクタ140はEXOR139の出力に応じてエッジ検出信号SEDAまたは遅延された信号を選択して出力する。
ANDゲート134の出力から第1のゲーティング信号SGT10(A)が出力される。
ANDゲート135の出力から第2のゲーティング信号SGT11aが出力される。
この第2のゲーティング信号SGT11aは、遅延回路133でT0/2だけ遅延され、遅延された信号が第2のゲーティング信号SGT11(B)として電圧制御発振器140Fに出力される。
図34(A)は受信データ信号RDTを、図34(B)はエッジ検出信号SEDを、図34(C)は位相判定信号SPD1,0の2ビット値を、図34(D)は第1のゲーティング信号SGT10(A)をそれぞれ示している。図34(E)は第2のゲーティング信号SGT11(B)を、図34(F)はクロック信号CLK0を、図34(G)はクロック信号CLK90を、それぞれ示している。
この場合、遅延時間は0であり、エッジ入力の3T0後に同期するクロック信号はクロック信号CLK90の立ち下がりである。
この場合、遅延時間は2T0であり、エッジ入力の3T0後に同期するクロック信号はクロック信号CLK0の立ち上がりである。
この場合、遅延時間はT0であり、エッジ入力の3T0後に同期するクロック信号はクロック信号CLK0の立ち下がりである。
この場合、遅延時間は0であり、エッジ入力の3T0後に同期するクロック信号はクロック信号CLK90の立ち上がりである。
図36は、本発明の第6の実施形態に係るクロック再生装置の接続例を示すブロック図である。
図37(A)〜(E)は、図29の動作例を示すタイミングチャートである。
図37(A)は受信データ信号DRDTを、図37(B)はクロック信号CLK0を、図37(C)はクロック信号CLK90を、図37(D)はクロック信号CLK0の反転信号を、図37(E)はクロック信号CLK90の反転信号を、それぞれ示している。
遅延回路210の遅延時間はクロック再生装置100Fのクロック再生処理にかかる時間に相当する時間に設定されている。
そして、この例では、データ再生用のフリップフロップ221〜224が配置されている。
フリップフロップ222は、クロック再生装置100Fが再生したクロック信号CLK90に同期して遅延回路210を介した受信データ遅延信号DRDTを取り込み、再生データ信号RPDT1を出力する。
フリップフロップ223は、クロック再生装置100Fが再生したクロック信号CLK0に同期して遅延回路210を介した受信データ遅延信号DRDTを取り込み、再生データ信号RPDT2を出力する。
フリップフロップ224は、クロック再生装置100Fが再生したクロック信号CLK90に同期して遅延回路210を介した受信データ遅延信号DRDTを取り込み、再生データ信号RPDT3を出力する。
本実施形態によるクロック再生装置は、受信データ信号のエッジ検出を示す信号を遅延制御して、発振器の複数箇所のいずれかから選択して注入する。そして、少なくとも1箇所からの注入に対してクロック信号の立ち上りエッジが同期し、他の少なくとも1箇所からの注入に対して立ち下がりエッジが同期する。
これにより、転送レートに対してサブレートであり、かつ受信データ信号に同期するクロック信号を再生することが可能となり、転送レートの高速化、および、低消費電力化を実現することが可能となる。
また、受信データ信号の立ち上りエッジと立ち下りエッジを検出するそれぞれの回路を有するエッジ検出器により、受信データ信号に含まれるジッタに対する耐性を改善することが可能となる。
Claims (11)
- 縦続接続されたn(nは2以上の整数)個のゲーティンググループで発振ループが形成可能で、当該n個のゲーティンググループは、それぞれ異なる第1のゲーティング信号から第nのゲーティング信号により内部クロック信号のゲーティング制御が行われ、少なくとも上記第nのゲーティンググループからクロック信号を出力する発振器と、
受信データ信号のエッジを検出するエッジ検出部と、
上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を位相判定信号として出力する位相判定部と、
上記第1のゲーティング信号から上記第nのゲーティング信号を生成して上記発振器の第1のゲーティンググループから上記第nのゲーティンググループにそれぞれ出力するゲーティング信号生成部と、を有し、
上記ゲーティング信号生成部は、
上記位相判定部の位相判定信号に応じて、上記エッジ検出部のエッジ検出信号を注入する上記ゲーティング信号を選択して、選択したゲーティング信号を遅延制御して上記発振器に出力し、
上記発振器は、
位相が上記第1のゲーティング信号から上記第nのゲーティング信号によって制御され、上記受信データ信号に同期した上記クロック信号を出力する
クロック再生装置。 - 縦続接続された第1のゲーティンググループおよび第2のゲーティンググループで発振ループが形成可能で、当該第1および第2のゲーティンググループは、それぞれ異なる第1のゲーティング信号および第2のゲーティング信号により内部クロック信号のゲーティング制御が行われ、少なくとも上記第2のゲーティンググループからクロック信号を出力する発振器と、
受信データ信号のエッジを検出するエッジ検出部と、
上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を位相判定信号として出力する位相判定部と、
上記第1のゲーティング信号および上記第2のゲーティング信号を生成して上記発振器の第1のゲーティンググループおよび上記第2のゲーティンググループにそれぞれ出力するゲーティング信号生成部と、を有し、
上記ゲーティング信号生成部は、
上記位相判定部の位相判定信号に応じて、上記エッジ検出部の検出結果により立ち上がりエッジ検出を示す信号または立ち下がりエッジ検出を示す信号のいずれか一方の信号を第1のゲーティング信号として、他方の信号を受信データ信号の周期の半周期分を遅延させて上記第2のゲーティング信号として生成し、
上記発振器は、
位相が上記第1のゲーティング信号および上記第2のゲーティング信号によって制御され、上記受信データ信号に同期した上記クロック信号を出力する
クロック再生装置。 - 上記発振器は、
上記第1のゲーティング信号が供給される上記第1のゲーティンググループおよび上記第2のゲーティング信号が供給される上記第2のゲーティンググループのうちの一方が立ち上がりエッジに同期し、他方が立ち下がりエッジに同期する
請求項2記載のクロック再生装置。 - 上記発振器は、
上記第1のゲーティンググループおよび上記第2のゲーティンググループはそれぞれ2段の2入力のゲートを含み、
上記第1のゲーティング信号は上記第1のゲーティンググループの各ゲートの一方の入力に入力され、
上記第2のゲーティング信号は上記第2のゲーティンググループの各ゲートの一方の入力に入力され、
上記第1のゲーティンググループおよび上記第2のゲーティンググループの各ゲートが縦続接続され、かつ、各ゲートの他方の入力を通して発振ループが形成される
請求項2または3記載のクロック再生装置。 - 上記発振器は、
上記第1のゲーティンググループおよび上記第2のゲーティンググループはそれぞれ2段の2入力のゲートを含み、
ゲーティング信号生成部は、
上記第1のゲーティング信号を上記受信データ信号の周期の1/4以下の時間遅延させた第1の遅延ゲーティング信号と、
上記第2のゲーティング信号を上記受信データ信号の周期の1/4以下の時間遅延させた第2の遅延ゲーティング信号と、を生成し、
上記第1の遅延ゲーティング信号は上記第1のゲーティンググループの初段のゲートの一方の入力に入力され、上記第1のゲーティング信号が当該第1のゲーティンググループの後段のゲートの一方の入力に入力され、
上記第2の遅延ゲーティング信号は上記第2のゲーティンググループの初段のゲートの一方の入力に入力され、上記第2のゲーティング信号が当該第2のゲーティンググループの後段のゲートの一方の入力に入力され、
上記発振器は、
上記第1のゲーティンググループおよび上記第2のゲーティンググループの各ゲートが縦続接続され、かつ、各ゲートの他方の入力を通して発振ループが形成される
請求項2または3記載のクロック再生装置。 - 上記エッジ検出部は、
上記受信データ信号を、当該受信データ信号の周期より短い時間遅延させる遅延回路を含み、
上記受信データ信号と上記遅延回路の遅延信号との論理演算によって立ち上がりエッジ検出信号および立ち下がりエッジ検出信号を生成し、生成した立ち上がりエッジ検出信号および立ち下がりエッジ検出信号を上記ゲーティング信号生成部に出力する
請求項2から5のいずれか一に記載のクロック再生装置。 - 上記位相判定部は、
上記受信データ信号に同期して上記クロック信号をラッチする第1のラッチと、
上記受信データ信号の反転信号に同期して上記クロック信号をラッチする第2のラッチと、
上記受信データ信号のレベルに応じて上記第1のラッチのラッチデータと上記第2のラッチのラッチデータのいずれかを選択し、選択した信号を位相判定信号として上記ゲーティング信号生成部に出力するセレクタと、を含む
請求項6記載のクロック再生装置。 - 発振周波数制御信号を生成する発振制御信号生成部を有し、
上記発振器は、
発振周波数制御信号によって制御された発振周波数の上記クロック信号を出力可能で、
上記発振制御信号生成部は、
上記発振器と同じ構成で、制御電圧に応じた周波数で発振する発振器を含み、
上記発振器を含む位相同期ループにより上記発振周波数制御信号を生成する
請求項2から7のいずれか一に記載のクロック再生装置。 - 上記発振器は、
上記クロック信号および上記第1のゲーティンググループの出力である内部クロック信号を上記位相判定部に出力し、
上記位相判定部は、
上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を第1の位相判定信号として出力する第1判定部と、
上記受信データのエッジごとに上記内部クロック信号の位相を判定し、判定結果を第2の位相判定信号として出力する第2判定部と、を含み、
上記ゲーティング信号生成部は、
上記第1の位相判定信号および第2の位相判定信号の排他的論理和結果と上記第1の位相判定信号とに応じて上記第1のゲーティング信号および上記第2のゲーティング信号を生成する
請求項2または4記載のクロック再生装置。 - 少なくともクロック再生装置と、
上記クロック再生装置で再生されたクロック信号に同期して、受信データ信号に対する処理を行う少なくとも一つの機能ブロックと、を含み、
上記クロック再生装置は、
縦続接続されたn(nは2以上の整数)個のゲーティンググループで発振ループが形成可能で、当該n個のゲーティンググループは、それぞれ異なる第1のゲーティング信号から第nのゲーティング信号により内部クロック信号のゲーティング制御が行われ、少なくとも上記第nのゲーティンググループからクロック信号を出力する発振器と、
受信データ信号のエッジを検出するエッジ検出部と、
上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を位相判定信号として出力する位相判定部と、
上記第1のゲーティング信号から上記第nのゲーティング信号を生成して上記発振器の第1のゲーティンググループから上記第nのゲーティンググループにそれぞれ出力するゲーティング信号生成部と、を有し、
上記ゲーティング信号生成部は、
上記位相判定部の位相判定信号に応じて、上記エッジ検出部のエッジ検出信号を注入する上記ゲーティング信号を選択して、選択したゲーティング信号を遅延制御して上記発振器に出力し、
上記発振器は、
位相が上記第1のゲーティング信号から上記第nのゲーティング信号によって制御され、上記受信データ信号に同期した上記クロック信号を出力する
電子機器。 - 少なくともクロック再生装置と、
上記クロック再生装置で再生されたクロック信号に同期して、受信データ信号に対する処理を行う少なくとも一つの機能ブロックと、を含み、
上記クロック再生装置は、
縦続接続された第1のゲーティンググループおよび第2のゲーティンググループで発振ループが形成可能で、当該第1および第2のゲーティンググループは、それぞれ異なる第1のゲーティング信号および第2のゲーティング信号により内部クロック信号のゲーティング制御が行われ、少なくとも上記第2のゲーティンググループからクロック信号を出力する発振器と、
受信データ信号のエッジを検出するエッジ検出部と、
上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を位相判定信号として出力する位相判定部と、
上記第1のゲーティング信号および上記第2のゲーティング信号を生成して上記発振器の第1のゲーティンググループおよび上記第2のゲーティンググループにそれぞれ出力するゲーティング信号生成部と、を有し、
上記ゲーティング信号生成部は、
上記位相判定部の位相判定信号に応じて、上記エッジ検出部の検出結果により立ち上がりエッジ検出を示す信号または立ち下がりエッジ検出を示す信号のいずれか一方の信号を第1のゲーティング信号として、他方の信号を受信データ信号の周期の半周期分を遅延させて上記第2のゲーティング信号として生成し、
上記発振器は、
位相が上記第1のゲーティング信号および上記第2のゲーティング信号によって制御され、上記受信データ信号に同期した上記クロック信号を出力する
電子機器。
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