JP3725869B2 - クロック再生回路 - Google Patents
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Description
本発明は、受信データからクロック信号を再生するクロック再生回路に関する。
背景技術
ディジタル伝送されたデータの各ビットを受信するためには、各データのビットと同期をとる必要がある。伝送されたデータに含まれる情報から同期用のクロック信号を再生することが行われている。この再生回路としては、例えば次のような構成のものがある。受信データを微分回路によって微分して、受信データの立ち上がりに応動した遷移パルスを生成する。この遷移パルスがLC共振回路に入力され、共振信号を発生させる。この共振信号において、受信データの伝送速度の周波数に同期した所定の共振周波数と位相とが得られるように、共振回路の構成部品であるコイルやコンデンサの値を調整している。この共振信号がコンパレータに供給され、必要な電圧値を持つパルス信号に整形される。このコンパレータのパルス信号が分周回路に供給され、所定の周波数の分周信号に分周されて、クロック信号が生成される。
しかし、このクロック再生回路では、LC共振回路のコイルやコンデンサの値を調整する必要があり、正確な共振を得るためには、調整作業が必要であるし、部品点数が増加する。また、共振回路が共振するためには、引き込み時間が必要であり、応答性が悪かった。
本発明は、調整が不要で、部品点数が少なく、応答性のよいクロック再生回路を提供することを目的とする。
発明の開示
本発明によるクロック再生回路は、マスタクロック信号を発生するマスタクロック信号源を有している。このマスタクロック信号は、受信データの1ビット期間の1/N(Nは正の整数)倍の周期を持っている。第1レベルとしてはHレベルまたはLレベルを使用することができ、第2レベルとしては、第1レベルと逆のLレベルまたはHレベルを使用することができる。マスタクロック信号をN進カウンタが計数する。即ち、N進カウンタは、初期値から計数を開始し、N発のマスタクロック信号をカウントすると、初期値から再計数を開始する。前記受信データの第1レベルから第2レベルまたは第2レベルから第1レベルへの変位をエッジ検出手段が検出する。即ち、受信データの立ち上がり及び立ち下がりがエッジ検出信号によって検出される。前記マスタクロック信号をリセット用カウンタが計数する。このカウンタは、予め定めた2以上の数の前記エッジ検出信号が発生する間の計数値が、前記Nと前記予め定めた数とに基づいて定めた数、例えばエッジ検出信号の予め定めた発生数mよりも1少ない数、(m−1)N、例えばmを2とすればN、mを4とすると3N等の数になったとき、前記N進カウンタをリセットする。クロック生成手段は、前記N進カウンタの計数値に基づいてクロック信号を生成する。
このクロック再生回路では、エッジ検出信号が発生してから次にエッジ検出信号が発生するまでの間、即ち、データが立ち上がってから立ち下がるまでの間、或いは立ち下がってから立ち上がるまでの期間は、受信データが第1レベルにある期間、或いは第2レベルにある期間を表している。1ビットの受信データが正規の受信状態にあると、この期間中にリセット用カウンタはN発のマスタクロックを計数する。従って、リセット用カウンタが、前記Nと前記予め定めた2以上の数とに基づいて定めた数を、予め定めた数のエッジ検出信号が発生する間に計数すると、受信データは、正規の状態、即ち歪みや雑音の影響を受けていない状態で受信されている。この状態で、N進カウンタをリセットすることによって、N進カウンタは、正規の受信状態の受信データに同期してマスタクロック信号の計数を開始する。この正規の受信状態にあるN進カウンタの計数値に基づいてクロック信号を生成することによって受信データに同期したクロック信号が得られる。クロック信号生成手段は、例えばN進カウンタのリセット時に第1のレベルとなり、N/2のマスタクロック信号を計数したときに第2のレベルになる出力信号をクロック信号として発生することを繰り返す。このクロック再生回路では、LC共振回路は不要で、部品点数を少なくすることができる上に、調整箇所も存在しない。また、共振回路を使用していないので、引き込み時間も不要である。
リセット用カウンタは、第1エッジ検出信号の発生時に初期値から計数を開始するものとできる。この場合、第1エッジ検出信号の次の第2エッジ検出信号が発生したとき、前記計数値が前記初期値+Nに等しくないと前記初期値にリセットされ、第2エッジ検出信号の発生前に、計数値が初期値+Nを上回ると、前記初期値にリセットされる。
第1エッジ検出信号が発生してから第2エッジ検出信号が発生するまでに、即ち、第1または第2レベルの期間に、リセット用カウンタがN発のマスタクロック信号を計数していないと、第1または第2のレベルの期間は、正規の期間よりも短く、受信データが正規に受信できていない。また、第2エッジ検出信号が発生するまでに、リセット用カウンタがN発を超えるマスタクロック信号を計数すると、第1または第2レベルの期間が、正規の期間よりも長く、受信データが正規に受信できていない。或いは、第1レベルまたは第2レベルが連続して伝送されている。これらの状態でリセット用カウンタによってN進カウンタをリセットしても、N進カウンタの計数値は正規の受信データに同期しない。よって、N進カウンタをリセット用カウンタがリセットすることを防止するために、リセット用カウンタの計数値をリセットする。
さらに、リセット用カウンタは、第2エッジ検出信号の次の第3エッジ検出信号が発生したとき、前記計数値が前記初期値+2Nに等しくないと、リセットされ、第3エッジ検出信号の発生前に、計数値は初期値+2Nを上回ると、前記初期値にリセットすることもできる。
第3エッジ検出信号の発生時に計数値が初期値+2Nに等しくないと、第1レベルから第2レベルになり、再び第1レベルとなるまでの期間、或いは第2レベルから第1レベルになり、再び第2レベルとなるまでの期間が、正規の時間と異なっており、受信データが正規に受信できていない。或いは、第3エッジ検出信号の発生前に、計数値が初期値+2Nを上回ると、第1レベルから第2レベルになり、再び第1レベルとなるまでの期間、或いは第2レベルから第1レベルになり、再び第2レベルとなるまでの期間が、正規の時間よりも長く、受信データが正規に受信できていない。或いは第2エッジ検出信号の発生後に、第1レベルまたは第2レベルのデータが連続して伝送されている。この場合も、N進カウンタの計数値は正規の受信データに同期しない。従って、上記と同様にリセット用カウンタをリセットしている。
【図面の簡単な説明】
図1は、本発明によるクロック再生回路の1実施形態のブロック図である。
図2a乃至図2eは、図1のクロック再生回路において正規の受信データが供給されたときの動作の説明図である。
図3a乃至eは、図1のクロック再生回路においてHレベルの期間が短い受信データが供給されたときの動作の説明図である。
図4a乃至図4eは、図1のクロック再生回路においてHレベルの期間が長い受信データが供給されたときの動作の説明図である。
図5a乃至5eは、図1のクロック再生回路においてLレベルの期間が長い受信データが供給されたときの動作の説明図である。
図6a乃至図6eは、図1のクロック再生回路において、クロック信号と受信データとの同期の説明図である。
発明を実施するための最良の形態
本発明の1実施形態のクロック再生回路は、図1に示すように、入力端子2を有している。この入力端子2に、図2bに示すような受信データが供給される。この受信データは、第1レベル例えばH(高)レベルと第2レベル例えばL(低)レベルとの間で変位する。この受信データは、エッジ検出回路4に供給されている。エッジ検出回路4は、例えば微分回路によって構成され、図2cに示すように受信データの立ち上がり及び立ち下がりごとにエッジ検出信号を発生する。
このエッジ検出信号は、制御回路6に供給される。この制御回路6は、例えばCPUまたはDSPによって構成されている。この制御回路6は、エッジ検出信号と、リセット用カウンタ8の計数値とに基づいて、リセット用カウンタ8を制御する。この制御については後述する。カウンタ8は、マスタクロック信号源10が発生するマスタクロック信号が立ち下がるごとに、計数値を1ずつ増加させている。このマスタクロック信号は、正規の受信データ、例えば歪みや雑音の影響を受けていない受信データが、それぞれHレベル及びLレベルである期間のN(Nは正の整数)分の1の周期を持っている。即ち、受信データのビットレートのN倍の周波数のものである。
このマスタクロック信号は、N進カウンタ12にも供給されている。このN進カウンタ12は、マスタクロック信号をN発カウントするごとに、初期値、例えば0から計数することを繰り返す。また、このN進カウンタ12は、カウンタ8からカウンタ信号が供給されると、強制的に計数値が0とされる。
このN進カウンタ12の計数値は、クロック生成手段、例えばクロック生成部14に供給される。クロック生成部14は、N進カウンタ12の計数値に従ってクロック信号のレベルを変化させる。この変化についても後述する。このクロック信号は、遅延回路16に供給される。この遅延回路16には、入力端子2から受信データも供給されている。遅延回路16は、受信データをクロック信号に同期させる。遅延回路16としては、例えばD型フリップフロップを使用することができる。
次に、各ビットがビットレートに等しい期間を持つ正規の受信データを受信しているときについて、図2a乃至図2eを参照して説明する。
図2bに示すように、受信データがL、H、L、Hとレベルが変化するとする。このとき、同図cに示すように、受信データの立ち上がり及び立ち下がりに応動した4回のレベル変化において、3発のエッジ検出信号が発生する。
第1発目のエッジ検出信号の立ち上がりに応動した制御回路6からの指示に従って、同図dに示すように、カウンタ8は1から計数を開始する。
第2発目のエッジ検出信号が立ち上がったとき、その計数値はNである。即ちHレベルの期間にN発のマスタクロック信号が発生しているので、このHレベルの期間は、正規の期間と見なせる。よって、制御回路6は、何も指示をカウンタ8に与えず、カウンタ8は、そのまま計数を継続する。
3発目のエッジ検出信号が立ち上がったとき、カウンタ8の計数値は2Nである。即ち、正規のHレベルの期間に続いて、Lレベルである期間にN発のマスタクロック信号が発生しているので、このLレベルの期間も正規の期間と見なせる。よって、制御回路6は、カウンタ8に同図eに示すようにリセット信号をN進カウンタ12に供給させる。
このリセット信号は、受信データがLレベルから変化したHレベルが正規の期間にわたって継続し、さらに正規の期間にわたってLレベルを継続した結果、発生したものである。
2Nは、予め定めたエッジ検出信号の発生回数3とNとによって定められたものであり、予め定めたエッジ検出信号の発生回数をmとすると(m−1)Nで表される。
このリセット信号が図6bに示すように発生すると、N進カウンタ12は、図6aに示すマスタクロックの計数を初期値0から開始し、同図cに示すように計数値が0から1ずつ増加していく。このときからクロック生成部14は、同図dに示すように、その出力信号のレベルをLとする。
N進カウンタ12の計数値が(N/2)−1になったとき、即ちN/2発のマスタクロック信号を計数したとき、クロック生成部14は、その出力信号をHレベルとする。
N進カウンタ12の計数値がN−1になったとき、即ちN発のマスタクロック信号を計数したとき、クロック生成部14は、その出力信号を再びLレベルとする。このクロック生成部14の出力信号がクロック信号として、遅延回路16に供給される。
以下、N進カウンタ12及びクロック生成部14は、同一の動作を繰り返し、クロック信号を発生する。
このようにクロック信号は、N進カウンタ12の計数値に基づいて生成され、N進カウンタ12は、受信データ信号のHレベル及びLレベルの期間がそれぞれ計数値Nで表されているとき、リセットされている。従って、クロック信号は正規の受信データに同期している。この正規の受信データに同期しているクロック信号が遅延回路16に供給され、遅延回路16において、図6eに示すようにクロック信号に受信データのビットのタイミングが一致させられる。
図3bに示すように、受信データのHレベルの期間がN発のマスタクロックの期間よりも短い場合を考える。
この場合、図3bに示す受信データがLレベルからHレベルに変化し、このHレベルからLレベルに変化したとき、即ち、同図cに示す2発目のエッジ検出信号が立ち上がったとき、同図dに示すようにカウンタ8の計数値がNよりも小さい値、例えばN−1となる。
制御回路6が、この計数値を初期値+Nに等しくないと判定し、制御回路6はカウンタ8の計数値を初期値0として、マスタクロックが入力されても、0を維持する。従って、カウンタ8は同図eに示すようにリセット信号を発生しない。よって、受信データと非同期のクロック信号が発生することはない。
なお、次にエッジ検出信号が発生した後、カウンタ8は1から計数を開始する。
図4bに示すように受信データのHレベルの期間が、N発のマスタクロックの期間よりも長い場合を考える。
この場合、受信データの立ち上がりに同期してエッジ検出信号が発生した後、同図dに示すように2発目のエッジ検出信号が発生する前に、カウンタ8の計数値がN+1となる。これを制御回路6が検出し、同図dに示すようにカウンタ8の計数値を0とし、以後、マスタクロックの計数を中止させる。
従って、カウンタ8は、同図eに示すようにリセット信号を発生せず、受信データと非同期のクロック信号が発生することはない。
なお、次にエッジ検出信号が発生した後、カウンタ8は1から計数を開始する。
図5bに示すように、受信データのHレベルの期間がN発のマスタクロック信号の期間に相当したけれど、Lレベルの期間がN発のマスタクロック信号の期間よりも長い場合を考える。
この場合、同図cに示すように、2発目のエッジ検出信号が発生した後、3発目のエッジ検出信号が発生する前に、カウンタ8の計数値が2N+1となる。即ち計数値が初期値+2Nを上回る。
制御回路6は、これを検出し、カウンタ8の計数値を0とし、以後、マスタクロックの計数を中止させる。従って、カウンタ8は、同図eに示すように、リセット信号を発生せず、受信データと非同期のクロック信号が発生することはない。
なお、次にエッジ検出信号が発生した後、カウンタ8は1から計数を開始する。
このようにカウンタ8は、Hレベルの期間がN発のマスタクロック信号の期間に相当し、かつLレベルの期間がN発のマスタクロック信号の期間に相当するときだけ、リセット信号を発生するので、クロック信号は正規の受信データに確実に同期したものとなる。
上記の実施の形態では、受信データがLレベルからHレベルに変化し、再びLレベルに変化し、もう一度Hレベルに変化する場合に本発明を実施したが、逆に受信データがHレベルからLレベルに変化し、再びHレベルに変化し、もう一度Lレベルに変化する場合にも本発明を実施することができる。また、受信データがL(またはH)レベルからH(またはL)レベルに変化し、再びLレベル(またはH)に変化したとき、即ちカウンタ8の計数値がNとなったときに、N進カウンタ12をリセットするように構成してもよい。或いは、カウンタ8の計数値が3N以上のNの整数倍の数になったときに、N進カウンタ12をリセットするように構成することもできる。また、上記の実施の形態では、クロック再生回路をエッジ検出回路4、制御回路6、カウンタ8、N進カウンタ12、クロック生成部14及び遅延回路16によって構成したが、これらをCPUまたはDSP等を使用してソフトウエアによって実施することもできる。
産業上の利用の可能性
本発明は、ディジタルデータ伝送において、ディジタル伝送されたデータの各ビットを受信するために用いるクロック信号を、各データから再生するのに利用することができる。
Claims (3)
- 受信データの1ビット期間の1/N(Nは正の整数)倍の周期を持つマスタクロック信号を発生するマスタクロック信号源と、
前記マスタクロック信号を計数するN進カウンタと、
前記受信データの第1レベルから第2レベルまたは第2レベルから第1レベルへの変位を検出するエッジ検出手段と、
前記マスタクロック信号を計数し、予め定めた2以上の数の前記エッジ検出信号が発生する間の計数値が、前記Nと前記予め定めた数とに基づいて定めた数になったとき、前記N進カウンタをリセットするリセット用カウンタと、
前記N進カウンタの計数値に基づいてクロック信号を生成するクロック生成手段とを、
具備するクロック再生回路。 - 請求項1記載のクロック再生回路において、
前記リセット用カウンタは、
第1エッジ検出信号の発生時に初期値から計数を開始し、第1エッジ検出信号の次の第2エッジ検出信号が発生したとき、前記計数値が前記初期値+Nに等しくないと前記初期値にリセットされ、
第2エッジ検出信号の発生前に、計数値が初期値+Nを上回ると前記初期値にリセットされるクロック再生回路。 - 請求項2記載のクロック再生回路において、
前記リセット用カウンタは、
第2エッジ検出信号の次の第3エッジ検出信号が発生したとき、前記計数値が前記初期値+2Nに等しくないと、前記初期値にリセットされ、
第3エッジ検出信号の発生前に、前記計数値が前記初期値+2Nを上回ると前記初期値にリセットされるクロック再生回路。
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