JPH1168728A - データ受信回路 - Google Patents
データ受信回路Info
- Publication number
- JPH1168728A JPH1168728A JP9228822A JP22882297A JPH1168728A JP H1168728 A JPH1168728 A JP H1168728A JP 9228822 A JP9228822 A JP 9228822A JP 22882297 A JP22882297 A JP 22882297A JP H1168728 A JPH1168728 A JP H1168728A
- Authority
- JP
- Japan
- Prior art keywords
- received data
- data
- output
- system clock
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】１データ幅がシステムクロック幅の数倍の長さ
を持つ受信データ列を受信する回路において、受信デー
タの伝送遅延時間を常に最小とするデータ受信回路を提
供することを課題とする。 【解決手段】データ受信回路は、インバーター３と第一
のＤ―フリップフロップ４と第二のＤ―フリップフロッ
プ５とエクスクルーシブＯＲゲート６とで構成するデー
タエッジ検出部７と、システムクロックをカウントし前
記データエッジ検出部７の出力で特定なカウント値にプ
リセットするカウンタ１と、前記カウンタ１の特定なカ
ウント値により受信データの変化点により近い位置でラ
ッチタイミングパルスを生成する３デコード回路２とで
構成する。
を持つ受信データ列を受信する回路において、受信デー
タの伝送遅延時間を常に最小とするデータ受信回路を提
供することを課題とする。 【解決手段】データ受信回路は、インバーター３と第一
のＤ―フリップフロップ４と第二のＤ―フリップフロッ
プ５とエクスクルーシブＯＲゲート６とで構成するデー
タエッジ検出部７と、システムクロックをカウントし前
記データエッジ検出部７の出力で特定なカウント値にプ
リセットするカウンタ１と、前記カウンタ１の特定なカ
ウント値により受信データの変化点により近い位置でラ
ッチタイミングパルスを生成する３デコード回路２とで
構成する。
Description
【０００１】
【発明の属する技術分野】本発明はデータ受信回路に関
し、特に１データ幅がシステムクロック幅の数倍の長さ
を持つ受信データ列の受信機能を持つ通信機器等に使用
するデータ受信回路に関する。
し、特に１データ幅がシステムクロック幅の数倍の長さ
を持つ受信データ列の受信機能を持つ通信機器等に使用
するデータ受信回路に関する。
【０００２】
【従来の技術】ディジタル通信においては、受信側で受
信データを識別し、受信データを所定のタイミングで取
り込むことを行うが、該受信データ幅が受信装置のシス
テムクロック幅より数倍長い場合、例えばシグナリング
情報等を受信し取り込む場合、その取り込みのタイミン
グはシステムクロックの数倍おきに発生させたパルスを
生成しこれを使用する。ここで以降説明を容易にするた
め、受信データがシステムクロック幅の４倍の場合を例
に説明する。システムクロック幅の４倍の長さを持つデ
ータ列を伝送する場合、受信側ではシステムクロックの
４クロックおきに生成したラッチタイミングパルスでデ
ータをラッチし取り込むことでデータを過不足なく受信
する。
信データを識別し、受信データを所定のタイミングで取
り込むことを行うが、該受信データ幅が受信装置のシス
テムクロック幅より数倍長い場合、例えばシグナリング
情報等を受信し取り込む場合、その取り込みのタイミン
グはシステムクロックの数倍おきに発生させたパルスを
生成しこれを使用する。ここで以降説明を容易にするた
め、受信データがシステムクロック幅の４倍の場合を例
に説明する。システムクロック幅の４倍の長さを持つデ
ータ列を伝送する場合、受信側ではシステムクロックの
４クロックおきに生成したラッチタイミングパルスでデ
ータをラッチし取り込むことでデータを過不足なく受信
する。
【０００３】図３に従来のデータ受信回路を示す。該デ
ータ受信回路はカウンタ１と３デコード回路２とで構成
し、ラッチタイミングパルスの生成を行なう。カウンタ
１は２ビットからなるバイナリーカウンタで、システム
クロックを入力し００から１１即ち０から３までのカウ
ントを繰り返し行なう。３デコード回路２はカウンタ１
の２ビットの出力を入力し、カウント値が０から３の何
れかのタイミングで出力パルスを生成する。本説明の例
ではカウント値が３のタイミングで出力パルスを生成す
る。
ータ受信回路はカウンタ１と３デコード回路２とで構成
し、ラッチタイミングパルスの生成を行なう。カウンタ
１は２ビットからなるバイナリーカウンタで、システム
クロックを入力し００から１１即ち０から３までのカウ
ントを繰り返し行なう。３デコード回路２はカウンタ１
の２ビットの出力を入力し、カウント値が０から３の何
れかのタイミングで出力パルスを生成する。本説明の例
ではカウント値が３のタイミングで出力パルスを生成す
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のデータ受信回路では、受信データのラッ
チタイミングパルスは、システムクロックにより自走し
続けるカウンタの特定のカウント値３のタイミングで生
成されており、このタイミングは受信データの位相を何
ら考慮していない。そこで受信データの変化点に対する
ラッチタイミングの位置がどこにあるかにより受信デー
タの伝送遅延時間が変化する。
たような従来のデータ受信回路では、受信データのラッ
チタイミングパルスは、システムクロックにより自走し
続けるカウンタの特定のカウント値３のタイミングで生
成されており、このタイミングは受信データの位相を何
ら考慮していない。そこで受信データの変化点に対する
ラッチタイミングの位置がどこにあるかにより受信デー
タの伝送遅延時間が変化する。
【０００５】図４に従来の受信回路による受信データと
ラッチタイミングのタイミングチャートを示す。本図に
おいて、システムクロック幅の４倍の長さを持つ受信デ
ータは、カウンタと３デコード回路とで生成したラッチ
タイミングの位置でラッチし取り込まれる。ラッチタイ
ミングは受信データの位相を無視してカウンタにより生
成されたもので、受信データに対してカウント値３のラ
ッチタイミングは！から＄まで何れとなるか不定であ
る。そこで受信データの伝送遅延時間はラッチタイミン
グ！から＄まで最大ｔ変化し、該伝送遅延の予測も不可
能である。本発明は、上述した従来のデータ受信回路の
問題点を解決するためになされたものであって、受信デ
ータの伝送遅延時間を常に最小とするデータ受信回路を
提供することを課題とする。
ラッチタイミングのタイミングチャートを示す。本図に
おいて、システムクロック幅の４倍の長さを持つ受信デ
ータは、カウンタと３デコード回路とで生成したラッチ
タイミングの位置でラッチし取り込まれる。ラッチタイ
ミングは受信データの位相を無視してカウンタにより生
成されたもので、受信データに対してカウント値３のラ
ッチタイミングは！から＄まで何れとなるか不定であ
る。そこで受信データの伝送遅延時間はラッチタイミン
グ！から＄まで最大ｔ変化し、該伝送遅延の予測も不可
能である。本発明は、上述した従来のデータ受信回路の
問題点を解決するためになされたものであって、受信デ
ータの伝送遅延時間を常に最小とするデータ受信回路を
提供することを課題とする。
【０００６】
【課題を解決するための手段】上記課題を達成するため
に本発明によるデータ受信回路は、１データ幅がシステ
ムクロック幅の数倍の長さを持つ受信データ列を受信す
る回路において、システムクロックの位相を反転したイ
ンバーターの出力タイミングで受信データをラッチする
第一のD―フリップフロップとシステムクロックのタイ
ミングで第一のD―フリップフロップの出力をラッチす
る第二のＤ―フリップフロップと受信データと第二のD
―フリップフロップの出力との排他的論理和をとるエク
スクルーシブＯＲゲートとで構成した受信データの変化
点を検出するデータエッジ検出部と、システムクロック
をカウントし前記データエッジ検出部出力で特定なカウ
ント値にプリセットするカウンタと、前記カウンタの特
定なカウント値により受信データの変換点により近い位
置でラッチタイミングパルスを生成する３デコード回路
とで構成する。
に本発明によるデータ受信回路は、１データ幅がシステ
ムクロック幅の数倍の長さを持つ受信データ列を受信す
る回路において、システムクロックの位相を反転したイ
ンバーターの出力タイミングで受信データをラッチする
第一のD―フリップフロップとシステムクロックのタイ
ミングで第一のD―フリップフロップの出力をラッチす
る第二のＤ―フリップフロップと受信データと第二のD
―フリップフロップの出力との排他的論理和をとるエク
スクルーシブＯＲゲートとで構成した受信データの変化
点を検出するデータエッジ検出部と、システムクロック
をカウントし前記データエッジ検出部出力で特定なカウ
ント値にプリセットするカウンタと、前記カウンタの特
定なカウント値により受信データの変換点により近い位
置でラッチタイミングパルスを生成する３デコード回路
とで構成する。
【０００７】
【発明の実施の形態】以下、本発明を図面に示した実施
例に基づいて詳細に説明する。図１は本発明によるデー
タ受信回路の一実施例を示す概略構成図である。同図に
おいてデータ受信回路は、システムクロックの位相を反
転するインバーター３と該インバーター３の出力タイミ
ングで受信データをラッチする第一のＤ―フリップフロ
ップ４とシステムクロックのタイミングで第一のＤ―フ
リップフロップ４の出力をラッチする第二のＤ―フリッ
プフロップ５と受信データと第二のＤ―フリップフロッ
プ５の出力との排他的論理和をとるエクスクルーシブＯ
Ｒゲート６とで構成するデータエッジ検出部７と、シス
テムクロックをカウントし前記データエッジ検出部７の
出力で特定なカウント値にプリセットするカウンタ１
と、前記カウンタ１の特定なカウント値により受信デー
タの変化点により近い位置でラッチタイミングパルスを
生成する３デコード回路２とで構成する。
例に基づいて詳細に説明する。図１は本発明によるデー
タ受信回路の一実施例を示す概略構成図である。同図に
おいてデータ受信回路は、システムクロックの位相を反
転するインバーター３と該インバーター３の出力タイミ
ングで受信データをラッチする第一のＤ―フリップフロ
ップ４とシステムクロックのタイミングで第一のＤ―フ
リップフロップ４の出力をラッチする第二のＤ―フリッ
プフロップ５と受信データと第二のＤ―フリップフロッ
プ５の出力との排他的論理和をとるエクスクルーシブＯ
Ｒゲート６とで構成するデータエッジ検出部７と、シス
テムクロックをカウントし前記データエッジ検出部７の
出力で特定なカウント値にプリセットするカウンタ１
と、前記カウンタ１の特定なカウント値により受信デー
タの変化点により近い位置でラッチタイミングパルスを
生成する３デコード回路２とで構成する。
【０００８】以上のように構成したデータ受信回路は次
のように動作する。図２は本発明による各出力波形を示
すタイミングチャートである。同図に示す通り受信デー
タ幅はシステムクロック幅の４倍長である。２段からな
るＤ―フリップフロップ４とＤ―フリップフロップ５は
夫々互いに異なる位相のシステムクロックを入力し、受
信データの１クロック分遅延したデータ即ち波形！を生
成する。該データと元の受信データとをエクスクルーシ
ブＯＲゲート６で排他的論理和をとり、受信データと波
形！との位相が一致する時エクスクルーシブＯＲゲート
６の出力は０、異なる時は１を夫々出力する。その波形
を“に示す。受信データから受信データの位相に対応し
た“の波形の出力を得る本回路は、システムクロックで
受信データを微分し、受信データの変換点を検出するデ
ータエッジ検出回路７となる。
のように動作する。図２は本発明による各出力波形を示
すタイミングチャートである。同図に示す通り受信デー
タ幅はシステムクロック幅の４倍長である。２段からな
るＤ―フリップフロップ４とＤ―フリップフロップ５は
夫々互いに異なる位相のシステムクロックを入力し、受
信データの１クロック分遅延したデータ即ち波形！を生
成する。該データと元の受信データとをエクスクルーシ
ブＯＲゲート６で排他的論理和をとり、受信データと波
形！との位相が一致する時エクスクルーシブＯＲゲート
６の出力は０、異なる時は１を夫々出力する。その波形
を“に示す。受信データから受信データの位相に対応し
た“の波形の出力を得る本回路は、システムクロックで
受信データを微分し、受信データの変換点を検出するデ
ータエッジ検出回路７となる。
【０００９】次に、システムクロックで自走している２
ビットのカウンタ１は、受信データとの位相を合わせる
ため前記エクスクルーシブＯＲゲート６の出力であるデ
ータエッジ検出回路７の出力をプリセット端子に入力
し、受信データの変換点を検出した時に２ビットのカウ
ンタ１の出力を１１、即ちカウント値３に強制的にプリ
セットする。図２の出力波形で説明すると、図のように
カウンタの値が０となるべき位置で受信データの変換点
が存在すると、データエッジ検出回路７が該変換点を検
出しカウンタの値を強制的に３の値にプリセットする。
そこで以降カウンタ１はプリセットされたカウント値３
のタイミングが受信データの変換点と一致する。続いて
３デコード回路２は、カウンタ１の出力が１１、即ち３
のカウント値になるとパルスを出力するので、図２に示
す通り、受信データの位相に合ったラッチタイミングパ
ルスを出力することが出来る。
ビットのカウンタ１は、受信データとの位相を合わせる
ため前記エクスクルーシブＯＲゲート６の出力であるデ
ータエッジ検出回路７の出力をプリセット端子に入力
し、受信データの変換点を検出した時に２ビットのカウ
ンタ１の出力を１１、即ちカウント値３に強制的にプリ
セットする。図２の出力波形で説明すると、図のように
カウンタの値が０となるべき位置で受信データの変換点
が存在すると、データエッジ検出回路７が該変換点を検
出しカウンタの値を強制的に３の値にプリセットする。
そこで以降カウンタ１はプリセットされたカウント値３
のタイミングが受信データの変換点と一致する。続いて
３デコード回路２は、カウンタ１の出力が１１、即ち３
のカウント値になるとパルスを出力するので、図２に示
す通り、受信データの位相に合ったラッチタイミングパ
ルスを出力することが出来る。
【００１０】
【発明の効果】本発明は上述したように、従来はデータ
受信回路の受信データのラッチタイミングが受信データ
の位相を無視して生成されていたため、受信データの伝
送遅延時間がその都度変化し、又受信データの変化点の
離れたところでラッチして伝送遅延時間を大きくする等
の問題を生じていた。しかし本回路の構成をとれば、受
信データの変化点により近い位置でラッチタイミングパ
ルスを生成出来、受信データの伝送遅延時間を最小にす
る事が出来るので、受信装置の性能向上にに大きく貢献
する。
受信回路の受信データのラッチタイミングが受信データ
の位相を無視して生成されていたため、受信データの伝
送遅延時間がその都度変化し、又受信データの変化点の
離れたところでラッチして伝送遅延時間を大きくする等
の問題を生じていた。しかし本回路の構成をとれば、受
信データの変化点により近い位置でラッチタイミングパ
ルスを生成出来、受信データの伝送遅延時間を最小にす
る事が出来るので、受信装置の性能向上にに大きく貢献
する。
【図１】本発明によるデータ受信回路の一構成例を示す
概略図。
概略図。
【図２】本発明によるデータ受信回路の各出力波形例を
示す図。
示す図。
【図３】従来のデータ受信回路の構成例を示す概略図
【図４】従来のデータ受信回路の各出力波形例を示す
図。
図。
１・・・カウンタ、 ２・・・３デコード回路、 ３・・・インバーター、 ４・・・Ｄ―フリップフロップ、 ５・・・Ｄ―フリップフロップ、 ６・・・エクスクルーシブＯＲゲート、 ７・・・エッジ検出回路
Claims (2)
- 【請求項１】 １データ幅がシステムクロック幅の数倍
の長さを持つ受信データ列を受信する回路において、 受信データの変化点を検出し、検出した変化点によりシ
ステムクロックから生成するデータラッチタイミングの
位置を決定し、受信データの変化点により近い位置で受
信データをラッチすることで、受信データの伝送遅延時
間を最小に押さえたことを特徴とするデータ受信回路。 - 【請求項２】１データ幅がシステムクロック幅の数倍の
長さを持つ受信データ列を受信する回路において、 システムクロックの位相を反転したインバーターの出力
タイミングで受信データをラッチする第一のD―フリッ
プフロップと、システムクロックのタイミングで第一の
D―フリップフロップの出力をラッチする第二のＤ―フ
リップフロップと、受信データと第二のD―フリップフ
ロップの出力との排他的論理和をとるエクスクルーシブ
ＯＲゲートとで構成した受信データの変化点を検出する
データエッジ検出部と、 システムクロックをカウント
し前記データエッジ検出部出力で特定なカウント値にプ
リセットするカウンタと、 前記カウンタの特定なカウント値により受信データの変
換点により近い位置でラッチタイミングパルスを生成す
る３デコード回路とで構成したことを特徴とするデータ
受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228822A JPH1168728A (ja) | 1997-08-11 | 1997-08-11 | データ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228822A JPH1168728A (ja) | 1997-08-11 | 1997-08-11 | データ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168728A true JPH1168728A (ja) | 1999-03-09 |
Family
ID=16882412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9228822A Pending JPH1168728A (ja) | 1997-08-11 | 1997-08-11 | データ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168728A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002069553A1 (fr) * | 2001-02-27 | 2002-09-06 | Toa Corporation | Circuit de reproduction d'horloge |
| CN109783415A (zh) * | 2018-11-23 | 2019-05-21 | 山东航天电子技术研究所 | 一种修正处理器bm3803读时序的装置 |
-
1997
- 1997-08-11 JP JP9228822A patent/JPH1168728A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002069553A1 (fr) * | 2001-02-27 | 2002-09-06 | Toa Corporation | Circuit de reproduction d'horloge |
| US6862332B2 (en) | 2001-02-27 | 2005-03-01 | Toa Corporation | Clock reproduction circuit |
| CN109783415A (zh) * | 2018-11-23 | 2019-05-21 | 山东航天电子技术研究所 | 一种修正处理器bm3803读时序的装置 |
| CN109783415B (zh) * | 2018-11-23 | 2022-05-27 | 山东航天电子技术研究所 | 一种修正处理器bm3803读时序的装置 |
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