JPH0511584U - データ・クロツク同期回路 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成で廉価のデータ・クロック同期回
路を提供する。 【構成】 立ち下がりの後に始まる所定データ速度のシ
リアルデータを同期させて受信する装置において，クロ
ック発生回路３はデータ速度以上の周波数をもつクロッ
クパルスを発生する。Ｄ型フリップフロップ２はシリア
ルデータの立ち下りを検出する。ＮＡＮＤゲート３はク
ロックパルスをＤ型フリップフロップ２で検出後に通過
させる。このＮＡＮＤゲート３からのクロックを用いて
シリアルデータを再生するようにした。 【効果】 クロックパルスの周波数をシリアルデータの
データ速度よりも高くするこによって，データの立ち下
がりからのずれを正確に規定できる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は，送信装置から伝送されたシリアルデータ受信する受信装置において ，受信装置のクロックをシリアルデータと同期させるためのデータ・クロック同 期回路に関する。

【０００２】

【従来の技術】

送信側から非同期式に伝送されシリアルデータは、受信装置でデータを受信し ていないときハイレベル状態であって，立ち下がりの後に始まり、所定のデータ 速度をもつ。 従来の受信装置では、このようなシリアルデータを、当該受信装置のクロック 発生回路から発生されたクロックパルスを用いて再生している。

【０００３】

【考案が解決しようとする課題】

このように、従来のデータ再生方法では、シリアルデータを受信しているか否 かに無関係にデータ再生を行っているので、クロックパルスの再生タイミング時 点がシリアルデータの立ち下がりと一致したときなどに、シリアルデータを正確 で再生できないという欠点があった。 そこで，本考案の技術的課題は，簡単な構成で正確にシリアルデータを正確で 再生できる廉価なデータ・クロック同期回路を提供することにある。

【０００４】

【課題を解決するための手段】

本考案によれば，送信側から非同期式に伝送され，データを受信していないと きハイレベル状態であって，立ち下がりの後に始まる所定データ速度のシリアル データを同期させて受信する装置において，前記データ速度以上の周波数をもつ クロックパルスを発生するクロック発生手段と，前記シリアルデータの立ち下り を検出する立ち下がり検出手段と，前記クロックパルスを前記立ち下がり検出手 段の立ち下がり検出後に通過させるクロック供給制御手段とを備え，該クロック 供給制御手段からのクロックを用いて前記シリアルデータを再生するようにした ことを特徴とするデータ・クロック同期回路が得られる。

【０００５】

【作用】

本考案においては，クロック発生手段は，所定データ速度の２倍の周波数をも つクロックパルスを発生する。また，立ち下がり検出手段は，シリアルデータの 立ち下りを検出する。クロック供給制御手段は，前記クロックパルスを前記立ち 下がり検出手段の立ち下がり検出後に通過させる。このクロック供給制御手段か らのクロックを用いて前記シリアルデータが再生される。

【０００６】

【実施例】

以下に，本考案の実施例について説明する。 図１は本考案の実施例に係るデータ・クロック同期回路を示すブロック図であ る。図１において，データ・クロック同期回路は，クロック発生回路１と，フリ ップフロップ２と，ＮＡＮＤゲート３と，データ再生回路５と，カウンタ回路６ と，比較器７とを備えている。 クロック発生回路１は，送信装置（図示せず）から送られてくるシリアルデー タのデータ速度に等しい周波数を持つクロックパルスを発生する。 フリップフロップ２は，リセット端子Ｒ，プリセット端子ＰＲ，クロック端子 ＣＬＫ，データ入力端子Ｄ，および出力端子Ｑを有するＤ型フリップフロップで ある。リセット端子Ｒには後述する比較器７からリセット信号が供給され、プリ セット端子ＰＲは接地（ロウレベルＬの信号が供給）されている。クロック端子 ＣＬＫにはシリアルデータが供給され、データ入力端子ＤにはハイレベルＨの信 号が供給されている。このような構成のフリップフロップ２では、クロック端子 ＣＬＫに供給されるシリアルデータの立下りにおいて，出力端子Ｑがハイレベル Ｈとなる。従って，このフリップフロップ２は，シリアルデータの立ち下りを検 出する立ち下がり検出手段として働く。 ＮＡＮＤゲート３は，クロック発生回路１からのクロックパルスとフリップフ ロップ２の出力端子Ｑからの出力とを論理積演算を行い，その結果の否定信号を 出力する。したがって，ＮＡＮＤゲート３からは，シリアルデータの立下り以後 のクロックパルスを通過させることになる。 カウンタ回路６は，ＮＡＮＤゲート３からの出力信号のクロック数をカウント し，そのカウント値を比較器７に出力する。 データ再生回路５は，ＮＡＮＤゲート３からの出力信号を用いて，送信された シリアルデータを再生する。 比較器７は，カウンタ回路６からの出力信号のクロック数が予め設定されたデ ータ長に相当するクロック数（本実施例では、１３）と一致したとき．フリップ フロップ２のリセット端子Ｒにリセット信号を出力し，フリップフロップ２をリ セットする。

【０００７】 図２は図１のデータ・クロック同期回路の動作を示すタイミグチャートである 。 図２において，（ａ）はクロック発生回路１からのクロックパルス，（ｂ）は 受信データ，（ｃ）はＤ型フリップフロップ２の出力端子Ｑの出力，（ｄ）はＮ ＡＮＤゲート３の出力，（ｅ）はＤ型フリップフロップ２のリセット端子Ｒへの 入力を夫々示している。図１及び図２を用いて，本考案の実施例に係るデータ・ クロック同期回路の動作を説明する。 図２（ｂ）のシリアルデータの立下り（イ）において，フリップフロップ２の 出力端子ＱがハイレベルＨとなる。この出力端子Ｑの出力とクロック発生回路１ からのクロックパルスとをＮＡＮＤゲート３で論理積の否定を取ることによって ，図２（ｄ）で示すように，シリアルデータの開始点、すなわち、シリアルデー タが立ち下がりまで，ＮＡＮＤゲート３の出力はハイレベルＨのままとなる。 シリアルデータが立ち下がり以後に，ＮＡＮＤゲート３は，図２（ｄ）で示す ように，クロック発生回路１からのクロックパルスを反転させた状態で通過させ る。この通過したクロックパルスのクロック数をカウンタ回路６によってカウン トし，カウンタ６は比較回路７にカウント値を送り出す。 この送り出されたカウント値が，データ長を示す設定値と一致した時に，図２ （ｅ）で示されるように，比較回路７からリセット信号が出力される。即ち，こ のタイミングは，受信データビット数によって決定される。例えば，シリアルデ ータのビット数が８ビットの場合，カウンタ回路６で“８”をカウント後に比較 回路７からリセット信号が発生される。 クロックパルスとシリアルデータのずれはクロックの速度によって決まる。こ の場合，受信されるデータの１ビット間隔の１／２までずれる。リセット信号が 出されたとき，フリップフロップ２の出力端子Ｑは，図２（ｃ）の（ロ）で示さ れるように立下り，データ送信が終了する。 本考案の実施例において，Ｄ型フリップフロップ２とＮＡＮＤゲート３はそれ ぞれ市販のＩＣを用いることによって同期回路を容易に構成することができる。 上記実施例では，クロック発生回路１から発生させるクロックパルスの周波数 とシリアルデータのデータ速度を等しくしているが，クロックパルスの周波数を シリアルデータのデータ速度より若干高くしても良い。この場合，データの立ち 下がりからのずれを正確に規定できる。

【０００８】

【考案の効果】

以上説明したように，本考案によれば，ＩＣ２個でデータとクロックの同期が 行えるため，廉価にデータ・クロック同期回路を構成することができる。

【図面の簡単な説明】

【図１】本考案の実施例に係るデータ・クロック同期回
路を示すブロック図である。

【図２】図２は図１のデータ・クロック同期回路の動作
を示すタイミグチャートである。

【符号の説明】

１ クロック発生回路 ２ Ｄ型フリップフロップ ３ ＮＡＮＤゲート ５ データ再生回路 ６ カウンタ回路 ７ 比較回路

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】 送信側から非同期式に伝送され，データ
   を受信していないときハイレベル状態であって，立ち下
   がりの後に始まる所定データ速度のシリアルデータを同
   期させて受信する装置において，前記データ速度以上の
   周波数をもつクロックパルスを発生するクロック発生手
   段と，前記シリアルデータの立ち下りを検出する立ち下
   がり検出手段と，前記クロックパルスを前記立ち下がり
   検出手段の立ち下がり検出後に通過させるクロック供給
   制御手段とを備え，該クロック供給制御手段からのクロ
   ックを用いて前記シリアルデータを再生するようにした
   ことを特徴とするデータ・クロック同期回路。