JP2535393B2 - 同期信号検出回路 - Google Patents
同期信号検出回路Info
- Publication number
- JP2535393B2 JP2535393B2 JP63316906A JP31690688A JP2535393B2 JP 2535393 B2 JP2535393 B2 JP 2535393B2 JP 63316906 A JP63316906 A JP 63316906A JP 31690688 A JP31690688 A JP 31690688A JP 2535393 B2 JP2535393 B2 JP 2535393B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- detection
- data
- digital data
- edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例えば受信したディジタルインターフェース
フォーマットによって与えられるディジタル信号から同
期信号の検出を行う同期信号検出回路に関するものであ
る。
フォーマットによって与えられるディジタル信号から同
期信号の検出を行う同期信号検出回路に関するものであ
る。
ディジタルオーディオ装置間の相互接続を行う伝送規
格として例えば日本電子機械工業会（EIAJ）CP-340「デ
ィジタルオーディオインターフェース」に開示されたも
のがある。以下にこの規格の概要について説明する。第
３図はこの規格によるサブフレームと呼ばれるデータ単
位のフォーマット構成を示す図である。各サブフレーム
は32ビットから構成され、その内容は、同期信号である
先頭４ビットのプリアンブルPA、オーディオ副情報デー
タが送受される４ビットのAUXコードAX、20ビットのオ
ーディオサンプル情報DA、オーディオサンプルの正誤を
示す１ビットバリディテイフラグVF、付加的情報が送受
される１ビットのユーザーデータチャンネルUD、オーデ
ィオデータの内容に関する情報が送受される１ビットの
チャンネルステータスCS、さらにプリアンブルPA以外の
データの誤りを検出するための１ビットのパリティビッ
トPBから構成されている。
格として例えば日本電子機械工業会（EIAJ）CP-340「デ
ィジタルオーディオインターフェース」に開示されたも
のがある。以下にこの規格の概要について説明する。第
３図はこの規格によるサブフレームと呼ばれるデータ単
位のフォーマット構成を示す図である。各サブフレーム
は32ビットから構成され、その内容は、同期信号である
先頭４ビットのプリアンブルPA、オーディオ副情報デー
タが送受される４ビットのAUXコードAX、20ビットのオ
ーディオサンプル情報DA、オーディオサンプルの正誤を
示す１ビットバリディテイフラグVF、付加的情報が送受
される１ビットのユーザーデータチャンネルUD、オーデ
ィオデータの内容に関する情報が送受される１ビットの
チャンネルステータスCS、さらにプリアンブルPA以外の
データの誤りを検出するための１ビットのパリティビッ
トPBから構成されている。
CDやDATでは１サンプルのオーディオデータは16ビット
であるので、20ビットのDAエリアの内の後半の16ビット
に右端に最上位ビット（MSB）が位置するようにして送
受される。また、チャンネルステータスCSとしては、オ
ーディオ情報に極めて関係した情報として例えば伝送デ
ータのチャンネル数、サンプリング周波数、ダビング禁
止コード等が格納される。
であるので、20ビットのDAエリアの内の後半の16ビット
に右端に最上位ビット（MSB）が位置するようにして送
受される。また、チャンネルステータスCSとしては、オ
ーディオ情報に極めて関係した情報として例えば伝送デ
ータのチャンネル数、サンプリング周波数、ダビング禁
止コード等が格納される。
以上の32ビットのデータは、伝送路上ではバイフェー
ズマーク変調が施されているが、同期信号のプリアンブ
ルPAは例外であって、バイフェーズマーク変調では出現
しない特殊なパターンが選ばれており、データの反転間
隔即ち“0"レベルもしくは“1"レベルの続く時間が他の
データ部より長く設定されている。
ズマーク変調が施されているが、同期信号のプリアンブ
ルPAは例外であって、バイフェーズマーク変調では出現
しない特殊なパターンが選ばれており、データの反転間
隔即ち“0"レベルもしくは“1"レベルの続く時間が他の
データ部より長く設定されている。
ところで、このようなディジタルインターフェースフ
ォーマットによる信号を受信する所謂D/Aコンバータユ
ニットやディジタルオーディオ信号をテープ等に記録す
るディジタルオーディオテープレコーダ（DAT）がある
が、いずれにおいても、受信したディジタルインターフ
ェース信号中のプリアンブルPAを検出して、受信データ
の復調を行うことが必要になる。
ォーマットによる信号を受信する所謂D/Aコンバータユ
ニットやディジタルオーディオ信号をテープ等に記録す
るディジタルオーディオテープレコーダ（DAT）がある
が、いずれにおいても、受信したディジタルインターフ
ェース信号中のプリアンブルPAを検出して、受信データ
の復調を行うことが必要になる。
第４図は例えば特開昭62-281631号公報に開示された
従来のこの種の同期信号検出回路の概略構成図である。
図中、１は入力端子、２はデータの反転毎に所定のパル
スを発生するエッジ検出回路、３はコンデンサ４の放電
用のディスチャージ回路、５はコンデンサ４の充電用の
充電々流発生回路、６はコンデンサ４の電圧が所定レベ
ル以上になった時にパルスを発生するシュミット回路、
７はそのパルスの波形整形回路、８は出力端子である。
従来のこの種の同期信号検出回路の概略構成図である。
図中、１は入力端子、２はデータの反転毎に所定のパル
スを発生するエッジ検出回路、３はコンデンサ４の放電
用のディスチャージ回路、５はコンデンサ４の充電用の
充電々流発生回路、６はコンデンサ４の電圧が所定レベ
ル以上になった時にパルスを発生するシュミット回路、
７はそのパルスの波形整形回路、８は出力端子である。
次に動作について説明する。入力端子１には第３図の
ディジタルインターフェースフォーマットに基づくディ
ジタル信号が供給され、エッジ検出回路２においてこの
データの反転毎に所定のパルスを発生させてディスチャ
ージ回路３に与えることにより、コンデンサ４を放電さ
せる。コンデンサ４は充電々流発生回路５から供給され
る充電々流によって充電されるので、その充電々圧値は
エッジ検出信号が与えられる即ちデータの反転があった
時に0Vとなり、次のエッジ検出信号がエッジ検出回路２
から供給される迄、一定の比率で増加する。上記したよ
うにディジタルインターフェースフォーマットではプリ
アンブルPAのデータ反転間隔は他のデータ部のそれより
も長くなっており、実際には他のデータ部の最大反転間
隔の1.5倍になっているので、プリアンブルPAではコン
デンサ４の充電時間が長くなり、充電々圧のピーク値V1
は他のデータ部の最大反転間隔の部分におけるピーク値
V2の1.5倍になる。そこで、シュミット回路６の基準電
圧値V3をV2＜V3＜V1に設定することにより、プリアンブ
ルPAの時だけシュミット回路６からパルス信号を得るこ
とができ、このパルス信号を波形整形回路７にて適当な
幅のパルス信号に波形整形して同期信号として出力端子
８から出力する。
ディジタルインターフェースフォーマットに基づくディ
ジタル信号が供給され、エッジ検出回路２においてこの
データの反転毎に所定のパルスを発生させてディスチャ
ージ回路３に与えることにより、コンデンサ４を放電さ
せる。コンデンサ４は充電々流発生回路５から供給され
る充電々流によって充電されるので、その充電々圧値は
エッジ検出信号が与えられる即ちデータの反転があった
時に0Vとなり、次のエッジ検出信号がエッジ検出回路２
から供給される迄、一定の比率で増加する。上記したよ
うにディジタルインターフェースフォーマットではプリ
アンブルPAのデータ反転間隔は他のデータ部のそれより
も長くなっており、実際には他のデータ部の最大反転間
隔の1.5倍になっているので、プリアンブルPAではコン
デンサ４の充電時間が長くなり、充電々圧のピーク値V1
は他のデータ部の最大反転間隔の部分におけるピーク値
V2の1.5倍になる。そこで、シュミット回路６の基準電
圧値V3をV2＜V3＜V1に設定することにより、プリアンブ
ルPAの時だけシュミット回路６からパルス信号を得るこ
とができ、このパルス信号を波形整形回路７にて適当な
幅のパルス信号に波形整形して同期信号として出力端子
８から出力する。
従来の同期信号検出回路は以上のように構成されてい
るので、コンデンサ４の充放電を利用しているためにア
ナログ回路素子を有しており、そのために同期信号検出
回路を含んだ受信装置としてIC単体にすることが困難と
なり、信頼性に欠ける等の課題があった。
るので、コンデンサ４の充放電を利用しているためにア
ナログ回路素子を有しており、そのために同期信号検出
回路を含んだ受信装置としてIC単体にすることが困難と
なり、信頼性に欠ける等の課題があった。
本発明は上記のような課題を解決するためになされた
もので、ディジタル回路にて構成することにより、IC化
が容易にできると共に信頼性を向上させることのできる
同期信号検出回路を得ることを目的とする。
もので、ディジタル回路にて構成することにより、IC化
が容易にできると共に信頼性を向上させることのできる
同期信号検出回路を得ることを目的とする。
本発明に係る同期信号検出回路は、同一信号レベルの
ビットが連続する信号列からなる同期信号部とこの同期
信号部以外のデータ部とからなり、同一信号レベルのビ
ットが連続する前記同期信号部の信号列が、前記データ
部において同一信号レベルのビットが連続し得るビット
数よりも大きいビット数の信号列であるディジタルデー
タ信号が入力され、この入力されたディジタルデータ信
号から前記同期信号部を検出する。この同期信号検出手
段は、前記ディジタルデータ信号の反転エッジを検出し
て前記反転エッジに対応したパルス信号を発生させるエ
ッジ検出手段と、位相ロックループにより再生されたク
ロック信号を出力する位相ロックループ手段と、前記エ
ッジ検出手段から出力されるパルス信号を受信したとき
に初期化されると共に、前記位相ロックループ手段から
出力されるクロック信号を計数する計数手段と、前記計
数手段の計数値が所定値に達したことを検出し、検出信
号を出力する計数値検出手段と、前記計数値検出手段か
ら出力される検出信号を、前記エッジ検出手段から出力
されるパルス信号に基づいて成形された信号に変える波
形成形手段とを備え、前記位相ロックループ手段から出
力され前記計数手段に入力される前記クロック信号は、
前記波形成形手段から出力される前記成形された信号に
基づいて再生され、かつ、前記計数値検出手段における
前記所定値が、前記ディジタルデータ信号のデータ部に
おいて同一信号レベルのビットが連続し得るビット数よ
りも大きく、前記ディジタルデータ信号の同期信号部に
おいて同一信号レベルのビットが連続するビット数より
も小さい値に設定されたことを特徴としている。
ビットが連続する信号列からなる同期信号部とこの同期
信号部以外のデータ部とからなり、同一信号レベルのビ
ットが連続する前記同期信号部の信号列が、前記データ
部において同一信号レベルのビットが連続し得るビット
数よりも大きいビット数の信号列であるディジタルデー
タ信号が入力され、この入力されたディジタルデータ信
号から前記同期信号部を検出する。この同期信号検出手
段は、前記ディジタルデータ信号の反転エッジを検出し
て前記反転エッジに対応したパルス信号を発生させるエ
ッジ検出手段と、位相ロックループにより再生されたク
ロック信号を出力する位相ロックループ手段と、前記エ
ッジ検出手段から出力されるパルス信号を受信したとき
に初期化されると共に、前記位相ロックループ手段から
出力されるクロック信号を計数する計数手段と、前記計
数手段の計数値が所定値に達したことを検出し、検出信
号を出力する計数値検出手段と、前記計数値検出手段か
ら出力される検出信号を、前記エッジ検出手段から出力
されるパルス信号に基づいて成形された信号に変える波
形成形手段とを備え、前記位相ロックループ手段から出
力され前記計数手段に入力される前記クロック信号は、
前記波形成形手段から出力される前記成形された信号に
基づいて再生され、かつ、前記計数値検出手段における
前記所定値が、前記ディジタルデータ信号のデータ部に
おいて同一信号レベルのビットが連続し得るビット数よ
りも大きく、前記ディジタルデータ信号の同期信号部に
おいて同一信号レベルのビットが連続するビット数より
も小さい値に設定されたことを特徴としている。
本発明に係る同期信号検出回路においては、同期信号
部とこの同期信号部以外のデータ部とからなるディジタ
ルデータ信号であって、同期信号部がデータ部において
同一信号レベルが連続し得るビット数よりも大きいビッ
ト数だけ同一信号レベルが連続する信号列からなるもの
について、同期信号を検出する。
部とこの同期信号部以外のデータ部とからなるディジタ
ルデータ信号であって、同期信号部がデータ部において
同一信号レベルが連続し得るビット数よりも大きいビッ
ト数だけ同一信号レベルが連続する信号列からなるもの
について、同期信号を検出する。
同期信号の検出は、反転エッジが検出されるごとに初
期化される計数手段によりクロック信号を計数し、この
計数値が、ディジタルデータ信号のデータ部において同
一信号レベルが連続し得るビット数よりも大きく、同期
信号部において同一信号レベルが連続し得るビット数よ
りも小さい値に設定された所定値に達したことを検出す
ることによってなされる。
期化される計数手段によりクロック信号を計数し、この
計数値が、ディジタルデータ信号のデータ部において同
一信号レベルが連続し得るビット数よりも大きく、同期
信号部において同一信号レベルが連続し得るビット数よ
りも小さい値に設定された所定値に達したことを検出す
ることによってなされる。
以下、本発明の一実施例を図について説明する。第１
図は本発明の一実施例による同期信号検出回路の構成図
であり、同図において、第４図と同一部分には同符合を
付し、その説明を省略する。また、11はエッジ検出回路
２からのエッジ検出信号によりリセットされるカウン
タ、12はカウンタ11の出力が予め設定された所定値に達
した時にパルス信号を出力する検出回路、13は検出回路
12からのパルス信号を、エッジ検出回路２からのエッジ
検出信号を利用して適当な幅の同期検出信号にする波形
整形回路、14は位相ロックループ（PLL）回路で、波形
整形回路13から同期検出信号を受けて、これを基準信号
としてこの基準信号と内蔵せる基準発振器のクロックの
位相を比較し、そのクロックの周波数を調整してカウン
タ11に出力する。第２図は第１図の構成の同期信号検出
回路の動作を説明するためのタイミング図である。
図は本発明の一実施例による同期信号検出回路の構成図
であり、同図において、第４図と同一部分には同符合を
付し、その説明を省略する。また、11はエッジ検出回路
２からのエッジ検出信号によりリセットされるカウン
タ、12はカウンタ11の出力が予め設定された所定値に達
した時にパルス信号を出力する検出回路、13は検出回路
12からのパルス信号を、エッジ検出回路２からのエッジ
検出信号を利用して適当な幅の同期検出信号にする波形
整形回路、14は位相ロックループ（PLL）回路で、波形
整形回路13から同期検出信号を受けて、これを基準信号
としてこの基準信号と内蔵せる基準発振器のクロックの
位相を比較し、そのクロックの周波数を調整してカウン
タ11に出力する。第２図は第１図の構成の同期信号検出
回路の動作を説明するためのタイミング図である。
次に第１図及び第２図を参照して本実施例の動作説明
をする。第２図（Ａ）に示すディジタルデータは入力端
子１に供給され、第２図（Ｂ）に示すようにエッジ検出
回路２にてそのデータが反転する毎にエッジ検出信号と
して短いパルス信号を発生する。このエッジ検出信号は
カウンタ11のリセット入力端子及び波形整形回路13に供
給される。カウンタ11は、このエッジ検出信号を入力す
る毎に“0"にリセットされるが、PLL回路14からのクロ
ックを計数する。したがって、第２図（Ａ）に示すディ
ジタルデータの反転間隔が長い所ではカウンタ11のカウ
ント値は大きくなり、特に第３図に示すプリアンブルPA
では他のデータ部より反転間隔が大きいのでそのカウン
ト値は最大となる。今、カウンタ11に供給されるPLL回
路14からのクロックが第２図（Ｃ）のようであるとする
と、検出回路12における所定値を“5"とし、カウンタ11
の出力が“5"に達したならば検出回路12がパルス信号を
出力するものとすれば、そのパルス信号は第２図（Ｄ）
に示すようにプリアンブルPAのみに出現する反転間隔T3
の部分のみで発生する。従って、この信号自体が同期信
号検出結果である訳だが、この信号はPLL回路14のクロ
ックの位相の変動等により発生位置が前後するため、こ
の信号を入力する波形整形回路13にてエッジ検出回路２
からのエッジ検出信号を用いて再同期する。これにより
波形整形回路13は第２図（Ｅ）に示すようなT3の期間が
終了したディジタルデータの反転部から次の反転部まで
のパルス信号として同期検出信号を形成し、出力端子８
に出力する。また、この同期検出信号はPLL回路14に入
力され、クロック信号を再生するのに利用される。
をする。第２図（Ａ）に示すディジタルデータは入力端
子１に供給され、第２図（Ｂ）に示すようにエッジ検出
回路２にてそのデータが反転する毎にエッジ検出信号と
して短いパルス信号を発生する。このエッジ検出信号は
カウンタ11のリセット入力端子及び波形整形回路13に供
給される。カウンタ11は、このエッジ検出信号を入力す
る毎に“0"にリセットされるが、PLL回路14からのクロ
ックを計数する。したがって、第２図（Ａ）に示すディ
ジタルデータの反転間隔が長い所ではカウンタ11のカウ
ント値は大きくなり、特に第３図に示すプリアンブルPA
では他のデータ部より反転間隔が大きいのでそのカウン
ト値は最大となる。今、カウンタ11に供給されるPLL回
路14からのクロックが第２図（Ｃ）のようであるとする
と、検出回路12における所定値を“5"とし、カウンタ11
の出力が“5"に達したならば検出回路12がパルス信号を
出力するものとすれば、そのパルス信号は第２図（Ｄ）
に示すようにプリアンブルPAのみに出現する反転間隔T3
の部分のみで発生する。従って、この信号自体が同期信
号検出結果である訳だが、この信号はPLL回路14のクロ
ックの位相の変動等により発生位置が前後するため、こ
の信号を入力する波形整形回路13にてエッジ検出回路２
からのエッジ検出信号を用いて再同期する。これにより
波形整形回路13は第２図（Ｅ）に示すようなT3の期間が
終了したディジタルデータの反転部から次の反転部まで
のパルス信号として同期検出信号を形成し、出力端子８
に出力する。また、この同期検出信号はPLL回路14に入
力され、クロック信号を再生するのに利用される。
以上のように、PLL回路14にて再生したクロック信号
をカウンタ11のクロック入力として利用する利点として
は、以下の２点が挙げられる。
をカウンタ11のクロック入力として利用する利点として
は、以下の２点が挙げられる。
第１は、ディジタルデータの周波数即ち元のディジタ
ルオーディオ信号のサンプリング周波数が変化した場合
に於ても、第２図（Ａ）に示したT1,T2,T3の反転間隔の
割合と、再生したクロック信号との割合は変わらないの
で、検出回路12の所定値をサンプリング周波数に応じて
変える必要がないことである。
ルオーディオ信号のサンプリング周波数が変化した場合
に於ても、第２図（Ａ）に示したT1,T2,T3の反転間隔の
割合と、再生したクロック信号との割合は変わらないの
で、検出回路12の所定値をサンプリング周波数に応じて
変える必要がないことである。
第２は、自己発振回路を有しない受信装置において利
用し易いことである。
用し易いことである。
なお、第１図に示したPLL回路14の代わりに基準クロ
ックを用いる場合には、検出回路12の所定値もしくはそ
の基準クロックの周波数自体をディジタルデータの周波
数に応じて変えるために選択する必要があるが、受信状
態の影響を受けずに確実に同期信号の検出が可能になる
利点がある。
ックを用いる場合には、検出回路12の所定値もしくはそ
の基準クロックの周波数自体をディジタルデータの周波
数に応じて変えるために選択する必要があるが、受信状
態の影響を受けずに確実に同期信号の検出が可能になる
利点がある。
以上のように、本発明によれば、ディジタルインター
フェースフォーマット等によって与えられるディジタル
データ信号のエッジによりリセットされる計数手段によ
り位相ロックループ手段により再生したクロック信号を
計数し、計数値が所定値以上になったことを検出して同
期信号を検出するように構成したので、全回路をディジ
タル回路にて構成でき、IC化に適していると共に、信頼
性の向上を図ることができるという効果が得られる。
フェースフォーマット等によって与えられるディジタル
データ信号のエッジによりリセットされる計数手段によ
り位相ロックループ手段により再生したクロック信号を
計数し、計数値が所定値以上になったことを検出して同
期信号を検出するように構成したので、全回路をディジ
タル回路にて構成でき、IC化に適していると共に、信頼
性の向上を図ることができるという効果が得られる。
また、本発明においては、位相ロックループ手段から
出力されたクロック信号は、波形成形手段から出力され
る成形された信号、即ち、エッジ検出手段から出力され
るパルス信号に基づいて成形された信号に基づいて再生
されているので、入力されるディジタルデータ信号のサ
ンプリング周波数が変化した場合であっても、サンプリ
ング周波数の変化に応じて位相ロックループ手段から出
力されるクロック信号の周波数が自動的に変わる。この
ため、本発明によれば、入力されるディジタルデータ信
号のサンプリング周波数が変化した場合であっても、計
数手段において設定されている所定値を変える必要がな
いという効果が得られる。
出力されたクロック信号は、波形成形手段から出力され
る成形された信号、即ち、エッジ検出手段から出力され
るパルス信号に基づいて成形された信号に基づいて再生
されているので、入力されるディジタルデータ信号のサ
ンプリング周波数が変化した場合であっても、サンプリ
ング周波数の変化に応じて位相ロックループ手段から出
力されるクロック信号の周波数が自動的に変わる。この
ため、本発明によれば、入力されるディジタルデータ信
号のサンプリング周波数が変化した場合であっても、計
数手段において設定されている所定値を変える必要がな
いという効果が得られる。
第１図は本発明の一実施例による同期信号検出回路のブ
ロック図、第２図は本発明の一実施例の動作を説明する
タイミング図、第３図はディジタルインターフェースフ
ォーマットのデータ構成図、第４図は従来の同期信号検
出回路のブロック図である。 図中、２……エッジ検出回路、11……カウンタ、12……
検出回路。 なお、図中同一符合は同一、又は相当部分を示す。
ロック図、第２図は本発明の一実施例の動作を説明する
タイミング図、第３図はディジタルインターフェースフ
ォーマットのデータ構成図、第４図は従来の同期信号検
出回路のブロック図である。 図中、２……エッジ検出回路、11……カウンタ、12……
検出回路。 なお、図中同一符合は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】同一信号レベルのビットが連続する信号列
からなる同期信号部とこの同期信号部以外のデータ部と
からなり、同一信号レベルのビットが連続する前記同期
信号部の信号列が、前記データ部において同一信号レベ
ルのビットが連続し得るビット数よりも大きいビット数
の信号列であるディジタルデータ信号が入力され、 この入力されたディジタルデータ信号から前記同期信号
部を検出する同期信号検出回路において、 前記ディジタルデータ信号の反転エッジを検出して前記
反転エッジに対応したパルス信号を発生させるエッジ検
出手段と、 位相ロックループにより再生されたクロック信号を出力
する位相ロックループ手段と、 前記エッジ検出手段から出力されるパルス信号を受信し
たときに初期化されると共に、前記位相ロックループ手
段から出力されるクロック信号を計数する計数手段と、 前記計数手段の計数値が所定値に達したことを検出し、
検出信号を出力する計数値検出手段と、 前記計数値検出手段から出力される検出信号を、前記エ
ッジ検出手段から出力されるパルス信号に基づいて成形
された信号に変える波形成形手段とを備え、 前記位相ロックループ手段から出力され前記計数手段に
入力される前記クロック信号は、前記波形成形手段から
出力される前記成形された信号に基づいて再生され、か
つ、前記計数値検出手段における前記所定値が、前記デ
ィジタルデータ信号のデータ部において同一信号レベル
のビットが連続し得るビット数よりも大きく、前記ディ
ジタルデータ信号の同期信号部において同一信号レベル
のビットが連続するビット数よりも小さい値に設定され
たことを特徴とする同期信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316906A JP2535393B2 (ja) | 1988-12-14 | 1988-12-14 | 同期信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316906A JP2535393B2 (ja) | 1988-12-14 | 1988-12-14 | 同期信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02161843A JPH02161843A (ja) | 1990-06-21 |
| JP2535393B2 true JP2535393B2 (ja) | 1996-09-18 |
Family
ID=18082231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316906A Expired - Fee Related JP2535393B2 (ja) | 1988-12-14 | 1988-12-14 | 同期信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2535393B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8548098B2 (en) * | 2005-12-15 | 2013-10-01 | Intelleflex Corporation | Clock-free activation circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158232A (ja) * | 1984-12-29 | 1986-07-17 | Fujitsu Ltd | 逐次的プリアンブル信号検出回路 |
| JPS6211333A (ja) * | 1985-07-09 | 1987-01-20 | Fujitsu Ltd | プリアンブル検出回路 |
| JPS62281631A (ja) * | 1986-05-30 | 1987-12-07 | Sony Corp | デ−タ伝送装置の同期信号検出回路 |
-
1988
- 1988-12-14 JP JP63316906A patent/JP2535393B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02161843A (ja) | 1990-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7466772B2 (en) | Decoding coded data streams | |
| US4520394A (en) | Horizontal scanning frequency multiplying circuit | |
| JPH0118615B2 (ja) | ||
| US4532557A (en) | Synchronous programmable parallel-to-serial data converter and a programmable longitudinal time code generator utilizing the converter | |
| JP2535393B2 (ja) | 同期信号検出回路 | |
| JPS6215946B2 (ja) | ||
| EP0205305B1 (en) | Data transmission and detection method | |
| US4887261A (en) | Method and arrangement for transmitting a digital signal with a low bit rate in a time section, provided for higher bit rates, of a time division multiplexed signal | |
| JPH0551215B2 (ja) | ||
| JP3187857B2 (ja) | インタフェース回路 | |
| JP2560406B2 (ja) | ディジタル位相制御回路 | |
| JP3171205B2 (ja) | 変調周波数検出回路 | |
| JP2594666B2 (ja) | 標本化クロックの周波数情報生成回路 | |
| US4809304A (en) | Method of extracting a synchronous clock signal from a single- or double-density coded signal, and apparatus for performing the method | |
| KR920004447B1 (ko) | 디지탈 오디오 인터페이스의 수신데이타의 사용자 비트 검출회로 | |
| JPH04117672A (ja) | ディジタル情報信号のための同期方法および同期回路 | |
| JPH0834442B2 (ja) | ディジタル信号受信装置 | |
| JPH0352699B2 (ja) | ||
| JPS5958988A (ja) | 文字放送受信機 | |
| JP3345130B2 (ja) | データ送受信装置 | |
| JPH0420297B2 (ja) | ||
| JPH0574255B2 (ja) | ||
| JPH07118708B2 (ja) | バースト信号位相制御回路 | |
| JPH10308082A (ja) | データセパレータ | |
| JPH082049B2 (ja) | デジタルオ−ディオインタ−フェ−ス復調回路における復調用クロック発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |