KR920004447B1

KR920004447B1 - 디지탈 오디오 인터페이스의 수신데이타의 사용자 비트 검출회로

Info

Publication number: KR920004447B1
Application number: KR1019890016847A
Authority: KR
Inventors: 목철웅
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1989-11-20
Filing date: 1989-11-20
Publication date: 1992-06-05
Also published as: KR910010476A

Abstract

내용 없음.

Description

디지탈 오디오 인터페이스의 수신데이터의 사용자 비교 검출회로

제 1 도는 서브프레임 및 프레임 포맷 구성도.

제 2 도는 본 발명에 따른 회로도.

제 3 도는 본 발명에 따른 각부 동작 파형도.

제 4 도는 제 2 도중 사용자 비트 출력부(100)의 출력 형태 구성도.

* 도면의 주요부분에 대한 부호의 설명

10 : 바이페이즈 복조기 20 : 사용자 비트 검출부

30 : 카운터 40 : 디코더

50 : 래치회로 60 : 인디케이터 검출부

70 : 직병렬 변환 레지스터 80 : PIPO 레지스터

90 : 마이컴 100 : 사용자 비트 출력부.

본 발명은 디지탈 오디오 인터페이스에 관한 것으로, 특히 수신시 사용자 비트를 검출하는 회로에 관한 것이다.

일반적으로 디지탈 오디오 데이터 기기간의 데이터 송수신 형식은 "EIAJ CP - 340 Digital Audio Interface September 1987"에 하기와 같이 규정되어 있다.

제 1a 도는 서브 프레임 포맷 구성도이고, 제 1b 도는 프레임 포맷 구성도이다.

제 1b 도의 프레임 포맷에서 L₀는 레프트(left) 라이트(Right)의 2채널 모드에서 L_CH의 첫 번째 샘플데이터(즉 Frame #0의 L_CH부분)임을 의미하며, L₀서브프레임 내에 존재하는 U-비트가 블록동기(block sync)이다. R₀,L₁의 의미도 L₀의 경우와 같은 논리이며, R₀는 스타트-id(곡의 시작을 나타내는 인디케이터 이하 start-id라 칭함)이고 L₁은 shortening-id(곡중에서 Indicator가 "하이"로 검출되면 다음곡의 start-id까지 점프하도록 지시하는 Indicator ; 이하 shortening-id라 칭함)이며 현재 용도가 확정된 내용은 위의 세 가지 뿐이고 사용하지 않는 U-비트 데이터에 대해서는 "로우"가 실린다. 이 형태는 매블록(=프레임 0-191)마다 반복될 수 있다.

따라서 본 발명의 목적은 EIAJ CP340, 디지탈 오디오 인터페이스 September 1987의 형식으로 수신되는 사용자 비트 중 스타트-id 및 쇼트닝-id를 검출하여 직접 테이프에 기록할 수 있는 사용자 비트 데이터 검출회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제 2 도는 본 발명에 따른 회로도로서 바이페이즈 변조된 상태로 수신되는 데이터를 입력하여 바이페이즈방식으로 복조 출력하는 바이페이즈 복조기(1)과, 상기 바이페이즈 복조기(10)에서 복조된 데이터를 입력하여 사용자 비트 데이터를 검출하는 사용자 비트 검출부(20)와, 수신데이터로부터 자기 클럭 추출에 의해 생성되는 마스터 클럭에서 분주시킨 서브 프레임 펄스를 입력하여 카운팅 출력하는 카운터(30)와, 상기 카운터(30)의 출력을 입력하여 디코딩 출력하는 디코더(40)와, 상기 디코더(40)의 출력인 디코딩된 신호를 리세트 단자로 입력하고 사용자 비트 검출부(20)에서 검출된 사용자 비트를 세트단자로 입력하여 래치 출력하는 래치 회로 (50)와, 상기 사용자 비트 검출부(20) 및 래치 회로(50)에서 출력된 신호와 서브 프레임 펄스를 입력하여 스타트-id와 쇼트닝-id를 검출하는 인디케이터(ID) 검출부(60)와, 상기 사용자 비트 검출부(20)에서 출력된 사용자 비트를 입력단자(D)로 입력하고 클럭단자로 서브프레임 펄스가 인가되어 사용자 비트를 서브프레임 펄스에 동기시켜 출력하는 직병렬 변환 SIPO(Serial In Parallel Out ; 이하 SIPO라 칭함) 레지스터(70)와, 상기 직병렬 변환 레지스터(60)의 출력 신호를 입력하고 상기 래치(50)의 출력이 클럭으로 인가되어 패러럴 사용자 비트를 출력하는 PIPO(Paralle IN Parallel out ; 이하 PIPO라 칭함) 레지스터(80)와, 시리얼로 사용자 비트를 출력하기 위해 제어 클럭 신호를 출력하는 마이컴(90)과, 상기 PIPO레지스터(70)의 출력인 패러렐 사용자 비트를 입력하고 상기 마이컴(80)의 제어클럭에 의해 시리얼(Serial)로 패러렐 사용자 비트를 출력하는 사용자 비트 출력부(100)로 구성된다.

제 3 도는 본 발명에 따른 각부 동작 파형도로서 3A)는 서브 프레임 파형이고, 3B)는 사용자 비트 검출부(20)의 출력파형이며, 3C)는 디코더(40)의 출력파형이고, 3D)는 래치회로(50)의 출력파형이며, 3E)는 인데케이터(60)의 출력인 스타트-id 파형이고, 3F)는 인디케이터(60)의 출력인 쇼트닝-id 파형이다.

상술한 구성에 의거 본 발명을 제 2, 3 도를 참조하여 상세히 설명한다.

바이페이즈 변조된 디지탈 수신 데이터를 입력하는 바이페이즈 복조기(10)는 본래의 데이터로 바이페이즈 복조하여 출력하게 된다. 상기 바이페이즈 복조기(10)의 출력인 복조된 데이터를 입력하는 사용자 비트 검출부(20)는 제 3b 도와 같은 사용자 비트를 검출하여 출력하게 된다.

상기 사용자 비트 검출부(20)에서 최초 "하이"로 검출된 사용자 비트 데이터는 U-비트 블록 동기가 되며 이때부터 카운터(30)에 클리어가 해제되어 상기 카운터(30)는 제 3a 도와 같은 서브 프레임 펄스를 입력하여 카운트하기 시작한다. 상기 카운터(30)로 입력되는 서브 프레임 펄스는 수신데이터로 부터 직접 얻게되며 PLL(Phase Locked Loop)를 걸어 생성되는 마스터 클럭에서 분주되는 2FS(FS : Sampling Frequency) 펄스이다.

한편 상기 카운터(30)에서 카운트된 서브 프레임 펄스를 입력하는 디코더(40)는 디코딩하여 제 3c 도와 같은 신호를 출력한다. 상기 디코더(40)의 디코딩된 신호를 리세트 단자(R)로 상기 사용자 비트 검출부(20)에서 출력된 신호를 세트단자(S)로 각각 입력하는 래치회로(50)는 래치하여 제 3d 도와 같은 신호를 출력하게 되는데 상기 사용자 비트 검출부(20)에서 검출된 사용자 비트가 "하이" 신호가 될 때까지는 계속 "로우"상태가 유지되므로 상기 래치 회로(50)의 출력도 "로우"가 된다. 이로 인해 상기 카운터(30)는 계속 클리어 상태가 되어 서브프레임 펄스를 카운터하지 못한다. 그러나 상기 사용자 비트 검출부(20)에서 검출된 사용자 비트가 "하이"로 검출되면 상기 래치회로(50)의 출력이 "하이"가 되어 상기 카운터(30)가 서브프레임 펄스를 카운트하기 시작한다. 또한 상기 사용자 비트 검출부(20)에서 검출된 사용자 비트를 입력하고 서브프레임 펄스가 클럭으로 인가될 대 직병렬 변환 레지스터(70)는 쉬프트하여 사용자 비트를 서브 프레임 펄스에 동기시켜 출력한다. 상기 직병렬 변환 레지스터(70)의 출력 신호를 입력하고 상기 래치회로(50)의 출력신호 클럭으로 인가되면 PIPO 레지스터(70)는 페러렐(parallel) 사용자 비트를 출력한다. 상기 PIPO 레지스터(80)의 출력인 패러렐 사용자 비트를 입력하고 마이컴(90)의 제어 클럭이 인가되는 사용자 비트 출력부(100)는 사용자 비트를 시리얼로 출력하여 마이컴(90)에 전송되기도 하고 외부에서 모니터링할 수도 있다. 상기 사용자 비트 출력부(90)의 출력 형태는 제 4 도와 같이 4비트 단위로 구성되며 동작은 DH 블록마다 반복될 수 있다. 또한 상기 사용자 비트 검출부(20) 및 래치회로(50)의 출력 신호와 서브 프레임 신호를 입력하는 ID(Indicator : 이하 ID라 함) 검출부는 사용자 비트의 블록 동기 후에 나타나는 R₀서브 프레임내의 제 3e 도와 같은 스타트-id 및 L₁의 서브 프레임내의 제 3f 도와 같은 쇼트닝-id를 검출하여 테이프에 기록할 수 있도록 한다.

상술한 바와 같이 EIAJ CP340, 디지탈 오디오 인터페이스 Septermber 1987의 포맷으로 규정된 데이터 수신시 사용자 비트를 검출하여 테이프에 직접 기록할 수 있으며 사용자 비트 사용자 용도 확장에 대응하고 데이터 이외의 디지탈 기기간의 사용자 비트 검출에 응용할 수 있는 이점이 있다.

Claims

디지탈 오디오 인터페이스의 데이터 수신시 사용자 비트 검출회로에 있어서, 바이페이즈 변조된 상태로 수신되는 데이터를 입력하여 바이페이즈 복조 출력하는 바이페이즈 복조기(1)과, 상기 바이페이즈 복조기(10)에서 복조된 데이터를 입력하여 사용자 비트를 검출하는 사용자 비트 검출부(20)와, 수신데이타로 부터 자기 클럭 추출에 의해 생성되는 마스터 클럭에서 분주시킨 서브 프레임 펄스를 입력하여 카운팅 출력하는 카운터(30)와, 상기 카운터(30)의 출력을 입력하여 디코딩 출력하는 디코더(40)와, 상기 디코더(40)의 출력인 디코딩된 신호를 리세트 단자로 입력하고 사용자 비트 검출부(20)에서 검출된 사용자 비트를 세트단자로 입력하여 래치 출력하는 래치회로(50)와, 상기 사용자 비트 검출부(20) 및 래치(50)에서 출력된 신호와 서브 프레임 펄스를 입력하여 스타트-id와 쇼트닝-id를 검출하는 인디케이터 검출부(60)와, 상기 사용자 비트 검출부(20)에서 출력된 사용자 비트를 입력단자(D)로 입력하고 클럭단자로 서브프레임 펄스가 인가되어 사용자 비트를 서브프레임 펄스에 동기시켜 출력하는 직병렬 변환 레지스터(70)와, 상기 직병렬 변환 레지스터(60)의 출력번호를 입력하고 상기 래치(50)의 출력이 클럭으로 인가되어 패러렐 사용자 비트를 출력하는 PIPO 레지스터(80)와, 시리얼로 사용자 비트를 출력하기 위해 제어 클럭 신호를 발생하는 마이컴(90)와, 상기 PIPO 레지스터(80)의 출력인 패러렐 사용자 비트를 입력하고 상기 마이컴(90)의 제어클럭에 의해 시리얼(Serial)로 패러렐 사용자 비트를 출력하는 사용자 비트 출력부(100)로 구성됨을 특징으로 하는 사용자 비트 검출 회로.