JPS60257616A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はパルス発生回路に係り、特にＶＴＲＩ集用パイ
フェーズ変調方式のタイムコードの復調に必要なウィン
ドパルスを発生する回路に関する。

従来の技術 従来よりＶＴＲにおいて電子編集を行なう場合には、高
速再生による画像検索や低速再生によるシーンの確認な
どの種々の変速再生をするが、磁気テープの絶対番地と
してタイムコードが記録されている場合は、自動編集の
編集精度や信頼性を向上し得る。このＶＴＲ編集用タイ
ム］−ドとしては、米国の映画テレビ技術者協会（ＳＭ
ＰＴＥ）オキュートラック、オーディオトラックに記録
され再生されるパイフェーズマーク変調方式のタイムコ
ードが用いられる。ここで、バイフェーズマーク変調方
式は、ビット情報（データ）が１″のときはビット周期
Ｔの半分の所で極性が反転すると共に、ｕ　Ｑ　ＩＩ　
、ＩＩ　ｉ　１１のいずれの場合も各ビット周期の始め
で必ず１回反転させる変調方式で、磁化の最小反転間隔
はＴ／２で、最大反転間隔はＴである変調方式であるこ
とは周知の通りである。

従って、上記のタイムコードは少なくとも各ビットの初
めでトランジション（レベル変化）を起こし、そのトラ
ンジションを検出して得たパルス（トランジションパル
ス又はエツジ検出パルス）から、ウィンドパルスを用い
てクロック成分を抽出し、更にそのクロックの中間での
トランジションの有無を検出することにより、ビット情
報の復調ができる。

従来、上記のタイムコードを復調するためには、アナロ
グ信号として処理する方式とディジタル信号として処理
する方式の２つの方式が考えられてきた。前者はシリア
ルに伝送されるタイムコードからウィンドパルスを検出
しで鋸歯状波を生成し、この波形の中のトランジション
の有無を判定してピッドＩＱＩ＋　、１１１１＋を復調
する方式である。これに対して、後者は十分高い周波数
でタイムコードをサンプリングし、この処理によってウ
ィンドパルスを生成して、ウィンドパルスの中のトラン
ジションの有無を検出してビットの’ｏ　”　、　”’
　ｉ　”を復調する方式である。この２つの方式の中で
は、現在、高精度の得られる後者のディジタル信号処理
を利用した方式が使用されることが多い。

発明が解決しようとする問題点 しかるに、前記のアナログ信号処理を利用した復調方式
は回路系の安定性、可変速再生での読取りなどに問題が
あった。また、ディジタル信号処理を利用した復調方式
では、入力パルス列のパルス間隔を高速パルスで４測し
、その計測値から複雑な演算によってウィンドパルスを
発生するようにしていたため、回路系が複雑で、小型化
が封しいなどの問題点があった。

そこで、本発明はディジタル信号処理（リンブリング法
）によって回路を構成することにより、上記の問題点を
解決したパルス発生回路を提供することを目的と１−る
。

問題点を解決するための手段 第１図は本発明の構成を示すブロック系統図である。同
図中、入力端子１に入来したバイ７−Ｔ、　−ズ変調方
式で変調された入力パルス列は１ツジ検出回路２でその
立上り及び立下りのエツジ（トランジション）を検出さ
れ、エツジ検出パルスとされてゲート回路３及び条件設
定回路４に夫々供給される。ゲート回路３及び条件設定
回路４はゲート回路手段を構成しており、初期状態にお
いてはエツジ検出パルスを無条件で通過させ、定常状態
においては出力ウィンドパルスに基づいて上記エツジ検
出パルスをゲート出力する。ゲート回路３の出力パルス
はインバータ５により極性反転された後カウンタ６のク
リア端子ＣＬに印加され、これをクリアする。

計数し、その計数値出力信号（これはｎビットのディジ
タル信号である）を保持回路８へ出力する。

保持回路８は上記ｎビットの組数値出力信号をゲート回
路３の出力パルスで保持する回路で、その保持したｎピ
ッ１への信号を第１の遅延回路手段９及び第２の遅延回
路手段１０に夫々供給づる。

第１及び第２の遅延回路手段９及び１０は入力端子１の
入力パルス列のビット周期Ｔよりも短く、かつ、豆いに
異なる一定時間Ｔ１及びＴ２　（ただし、ＴＩ　＜Ｔ２
　＜Ｔ）だ（プ、上記入力パルス列を遅延した第１及び
第２の遅延パルスをＲ−Ｓフリップ７０ツブ１１のリセ
ット端子Ｒ及びセラｈ　９Ｗ子Ｓに印加する。従って、
フリップフロップ１１のＱ出力端子からは第１．第２の
遅延パルスが交互に入来したとき交互に極性を反転せし
められるパルスが取り出され、このパルスはウィンドパ
ルスＷＰとして出力端子１２へ出力される一方、条件設
定回路４へ供給される。

作用 ／−’　ｋ　ＴＦｉｌ　牧りんｚＡ１ナーｒｅ　１１．
７１−＋１＝）ｌぐ−ｈ【により反転されてクリアパル
スとしてカウンタ６に供給され、保持回路８への入力信
号の保持タイミングパルスどなる。カウンタ６は発振器
７よりの高周波数の発振パルスを８１数しているから、
カウンタ６の計数値はそのクリアパルス入来直前の入力
パルス列のパルス間隔をディジタル的にナンブリングに
よりめていることになる。このクリアパルス入来時の計
数値を保持回路８が保持することにより、クリアパルス
入来直前の入力パルス列のパルス間隔が保持回路８に保
持されることになる。従って、ＶＴＲが早送りモード、
又は巻戻し七−ドでも、また定常走行時でも、常に入力
パルス列のパルス間隔が保持回路８に保持されることに
なる。このパルス間隔を示す保持回路８の出力ｎビット
ディジタル信号を第１及び第２の遅延回路手段９及び１
０で夫々遅延してフリップ７０ツブ１１のリセツ（一端
子、セット端子に供給することにより、ぞのＱ出力端子
からウィンドパルスが取り出される。以下、本発明につ
いて実施例と共に更に詳細に説明覆る。

実施例 第２図は本発明回路の一実施例の回路系統図を示す。同
図中、第１図と同一構成部分には同一符号を付しである
。第２図において、入力端子１に入来した第３図（△）
に示づ如き被変調パルス（タイムコード信号）はエツジ
検出回路２内のＤフリップ７０ツブ１５のデータ入力端
子に供給される。ここで、入力被変調パルスは、第４図
（Ａ）に示す周期２Ｆの対称方形波である搬送波を、ｉ
イジタルデータでバイフェーズマーク変調して得られた
同図（Ｂ）に示す如きパルス列である。この被変調パル
スは第４図（Ｂ）に示すように、その波形上部に示Ｊデ
ータが”　１　”のときｔよビット周期Ｔの中火部Ｃト
ランジション（レベル変化）を生じ、データがＩＩ　Ｏ
ＩＩのどきはビット周期Ｔ内ではトランジシヨンは生ぜ
ず、がっ、データが１１　Ｑ　ＩＩ　、ＩＩ　１１１に
関係なく、常に各ピッ１−周期丁の各開始位置でトラン
ジションを生ずる。

エツジ検出回路２は第２図に示すように、Ｄノリツブフ
ロップ１５及び１６が２段縦続接続されており、かつ、
フリツブフ［１ツブ１５及び１６の各Ｑ出力端子が２人
力排他的論理和回路１７の入力端子に各別に接続された
構成とされている。また、フリップフロップ１５及び１
６の各り０ツク端子には発振器７よりの高周波発揚パル
スが供給される。これにより、排他的論理和回路１７か
らは、入力端子１の入力被変調パルスの立上り及び立下
りの両エツジに位相同期して立上り、かつ、発振器７の
出力発揚パルスの一周期分のパルス幅を有する、第３図
（Ｂ）に示す如きエツジ（１−ランシション）検出パル
スが取り出され、グー＋−回路３及び条件設定回路４に
夫々供給される。

条件設定回路４は上記エツジ検出パルスによりトリガさ
れる如きリトリガラブルな回路構成とされＵ　ｔ３す、
エツジ検出パルスのパルス間隔が正規の状態になる定常
状態に達するまでの前記初期状態、又はドＬ１ツブアウ
ト発生時には、常にハイレベルの信号を発生出力してゲ
ート回路３をゲートＬ開］状態として無条件にエツジ検
出パルスを通過さゼる。例えば、第５図（Ａ）に示すエ
ツジ検出パルスが破線で・示す位置で欠落したものとづ
ると、定常状態であってもビット周期１−の例えば２倍
以上の！ＩＩＪ間、−ｒツジ検出パルスが入来しなかっ
た場合は、条例設定回路４内の時定数回路の充放電用コ
ンデンＩＪの端子電圧が第５図（［３）に承り−如くス
レシホールドレベルＬ以下となるので、このレベル１−
以トとなった萌点（０で、条件設定回路４内のスイツヂ
ング信号が第５図（Ｃ）に示づ如く、【１−レベルとな
り、その出力信号をハイレベルどし、ゲー１へ回路３を
してグー１−１間−１状態と覆る。

一方、条４！１設定回路４は、ＶＴＲが定常状態にある
ときは、前記充放電用コンγンリの端子電圧がスレシホ
ールドレベル１−以上であるから、その内部のスイツヂ
ング信号が第５図（Ｃ）の（０以前の波形で′示すＪ、
うに常にハイレベルであり、これにより後述する第３図
（Ｆ）に示す如きウィンドパルスを通過さ氾てゲート回
路３へ出力する。従って、定常状態時にはゲート回路３
はウィンドパルスのハイレベル期間のみゲートＵ間」状
態となリ、ウィンドパルスのローレベル期間は入力エツ
ジ検出パルスの通過を阻止する。従って、定常状態にお
いて第３図（Δ）に示す如き被変調パルス（タイムコー
ド信号）が入力端子１に入来した場合は、ゲート回路３
の出力信号は同図（Ｃ）に示す如くになる。このゲート
回路３の出力信号はインバータ５を通しｃカウンタ６を
クリアする一方、保持回路８．ラッチ回路１９及び２２
に大々ラッチパルスとして印加される。

ラッチ回路１９はリード・オンリ・メモリ（ＲＯＭ＞１
８及び比較器２０と共に第１の遅延回路手段９を構成し
ており、またラッチ回路２２はＲＯＭ２１及び比較器２
３と共に第２の遅延回路手段１０を構成している。前記
したように、保持回路８には第３図（Ｃ）に示すパルス
列のパルス間隔を示すｎビットの計数値が保持されてＪ
５す、（の出力はＲＯＭ１８及び２１．比較器２０及び
２３に夫々供給される。ＲＯＭ１８及び２１は保持回路
８の出力信号をアドレス信号どして供給され、その値が
ビット周期ＩＩ　Ｔ″′を示すときは、予め演算して記
憶されているｎビットの値”Ｔ＋”。

１１７２ＩＴを出力ｊる。ここで、Ｔ＋　＜Ｔｚ　＜Ｔ
なる関係に選定されていることは前記した通りである。

ＲＯＭ１８から取り出された値１１　Ｔ−、ＩＩはラッ
チ回路１９にＪ、リラツチされた後比較器２０に供給さ
れる。またＲＯＭ２１から取り出された値ＩＩ　Ｔ　２
Ｉ＋はラッチ回路２２でラッチされた後比較器２３に供
給される。

比較器２０は！孔開の値ＩＩ　Ｔ　ＩＩどＩＴ、ＩＩど
を比較して第３図〈１〕）に示す如きＴ１なる期間遅延
された第１の遅延パルスを出力してノリツブフロップ１
１のリセット端子に印加し、イの立上りエツジでこれを
リレン（〜する。また比較器２３は上記の値パＴ′”と
ＩＴ２Ｉ＋とを比較して第３図（［）に示す如きＴ２な
る期間遅延された第２の遅延パルスを出力してフリップ
フロップ１１のセット端子に印加し、その立下りエツジ
でこれをセラ１へする。これにより、フリップ７０ツブ
１１のＱ出力端子からは第３図（［：）に示す如き周期
］のパルス（方形波）が取り出され、このパルスはウィ
ンドパルスとして１１１力端子１２へ出力される一方、
条件設定回路４へ出力される。このウィンドパルスは第
３図（△）、（Ｆ）かられかるように、そのハイレベル
期間内に入力被変調パルスの立上りエツジが存在覆る位
相関係にある。

次に、このようにして発生されたウィンドパルスを用い
てバイフェーズマーク変調された被変調パルスを復調す
る復調回路について説明する。第６図はこの復調回路の
一例の回路系統図を示す。

同図中、入力端子２４に入来したバイラ１−ズマーク変
調されたタイムコード信号は１ツブ検出回路２５を通し
て２人力ＡＮ、Ｄ回路２６及び２７の各一方の入力端子
に夫々供給される。一方、前記したパルス発生回路によ
り発生されたウィンドパルスは入力端子２８に入来し、
更にインバータ２つにより極性反転された後ＡＮＤ回路
２６の他方の入力端子に印加され、また極性反転される
ことなく直接にＡＮＤ回路２７の他方の入力端子とＤフ
リップフロップ３１のクロック端子に夫々印加される。

これにより、ＡＮＤ回路２６からは入力タイム」−ド信
号のビット周期１−の中間にトランジションがある場合
にそのトランジションに位相同期したエツジ検出パルス
が取り出されＵＰＳフリップフロップ３０をセット状態
とする。また、ＡＮＤ回路２７からは入力タイムコード
信号のビット周期Ｔの各始端位置のエツジ検出パルス（
クロック成分）が取り出されてフリップフロップ３０を
リセツＩ〜状態とする。従って、フリップ７０ツブ３０
のＱ出力端子からは入力タイムコード信号のデータに対
応した２値信号が取り出され、次段のシフトレジスタ３
１のデータ入力端子にシリアルに入力される。

シフトレジスタ３１はそのデータ入力端子に印加された
信号を、そのクロック端子に印加されるウィンドパルス
の立上りエツジでサンプリングして得たデータをウィン
ドパルスの入来毎に順次シフトし、そのｍビットの出力
端子よりｍ個のデータを並列に出力（る。シフトレジス
タ３１により直並列変換されて取り出された用ピッ］へ
のゲイジタル信号は復調信号として出力端子３３へ出力
される一方、シンクワード検出回路３２に供給され、こ
こでシンクワードが検出される。シンクワードの検出信
号はシフトレジスタ３１をクリア状態と覆る。

な７１３、本発明は上記の実施例に限定されるものでは
なく、例えばＲＯＭ１８．２１の代りにシフ［−レジス
タを使用し、例えば１−１が１／４であれば入力に対し
て２ピッ１−右ヘシフ１−シた信号を出力し、Ｔ２が３
／４であれば人力を１ピッ１−右へシフ１〜した信号と
２ビツト右ヘシフトした信号とを夫々出力し、次段に設
【プた加算器で両信号を加ｎづる構成どしでもよい。ま
た、本発明はビデオ信号に限らずディジタル信号を利用
して音楽信号を録再するディジタルオーディオシスツム
などのテ一ゾ、ディスク等のタイムニコードにも適用づ
ることができる。更にパイフ］−−ズスペース変調方式
などの他のバイフＬ−ズ変調方式で変調された被変調パ
ルスに適用することができる。

発明の効果 上）木の如く、本発明によれば、ディジタル信号処理（
サンプリング法）によって回路を構成覆ると共に、入力
被変調パルスのエツジ検出パルスのパルス間隔を示す値
のディジタル信号をアドレスとして供給されるメモリ、
又は一定ビツ１−数シフト覆るジノ１〜レジスタを使用
して所定のガ延時間を得るようにしたので、複雑な演綽
処理を必要とすることなく、安定かつ高精度にウィンド
パルスを発生さゼることかでき、しかも安価に構成する
ことがて゛き、またグー［・回路、メモリ、カウンタ等
で構成したため、効率良く回路構成ができ、かつ、将来
の大規模集積回路化への実現化も容易であり、更に特に
タイムコード信号復調回路を安定かつ確実に動作さ′ｔ
！得るウィンドパルスを発生することかできる等の特長
を有するものＣ゛ある。

【図面の簡単な説明】

第１図は本発明回路の構成を示すブロック系統図、第２
図は本発明回路の一実施例を示づ一回路系統図、第３図
乃至第５図は夫々第２図図示回路系統の動作説明用信号
波形図、第６図はタイムコード信号復調回路の一例を示
す回路系統〆１（゛ある。 １．２４・・・入力端子、２，２５・・・エツジ検出回
路、３・・・ゲート回路、４・・・条デ１設定回路、６
・・・）ノウンタ、７・・・発振器、８・・・保持回路
、９・・・第１の遅延回路手段、１０・・・第２の遅延
回路手段、１１゜３０・・・ＲＳノリツブフロップ、１
２・・・ウィンドパルス出力端子、１８．２１・・・リ
ード・オンリ・メモリ（ＲＯＭ）、１９．２２・・・ラ
ッチ回路、２帆２３・・・比較器、２Ｂ・・・ウィンド
パルス入力端子、３１・・・シフ［〜レジスタ、３３・
・・復調データ出力端子。 特許出願人　日本ビクター株式会社 代　理　人　弁理士　伊　東　忠　彦

Claims (1)

【特許請求の範囲】
1. バイ７に−ズ変調方式で変調された入力パルス列のクロ
   ック成分を扱き出すためのウィンドパルスを発生するパ
   ルス発生回路であって、上記入力パルス列の立上り及び
   立下りの両エツジを検出して得たエツジ検出パルスが供
   給され、初期状態においては該エツジ検出パルスを無条
   件で通過させ定常状態では」−記ウインドパルスに基づ
   いて該１ツジ検出パルスをゲート出力するゲート回路手
   段と、該ゲート回路手段の出力パルスの反転出力でクリ
   アされるカウンタと、該カウンタにりＯツク信号を供給
   づる発揚器と、該カウンタの計数値出力信号を該ゲート
   回路手段の出力パルスで保持する保持回路と、該保持回
   路の出力信号と該ゲート回路手段の出力パルスとが夫々
   供給され、前記入力パルス列のビット周期よりも短く、
   かつ、互いを遅延した第１．第２の遅延パルスを出力す
   る第１、第２の遅延回路手段と、該第１及び第２の遅延
   パルスが交互に入来したとき交互に極性を反転される出
   力パルスを前記ウィンドパルスとして発生出力する回路
   とよりなることを特徴とするパルス発生回路。