JPS613367A - 復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は復調回路に係り、情報信号でバイフェーズ変調
され１＝被変調パルスを復調覆る復調回路に関する。

従来の技術 従来より、情報信号ｒバイフェーズ変調された被変調パ
ルスの一例として、ＶＴＲにおいて電子編集の編集精度
や信頼性を向上するために、磁気テープ上のＡ−デイオ
キュートラックやオーディオトラックに記録され、かつ
、再生されるタイムコードが知られている。このタイム
コードは磁気テープの絶対番地を示す信号として使用さ
れ、米国の映画テレビ技術者協会（ＳＭＰＴＥ）によっ
て規格化されたものは、タイムアドレスなどを示づ情報
信号でパイフニ［−ズンーク変調された被変調パルスで
ある。ここで、バイラ１−ズマーク変調方式は、ピッ１
〜情報〈データ）が１″のと２はピット周期Ｔの半分の
所で極性が反転すると共に、′０゛ｒ＋　１　＋＋のい
ずれの場合も各ビット周期の始めで必ず１回反転させる
変調方式で、磁化の最小反転間隔はＴ　／　２　Ｔ”　
、最大反転間隔は王である変調方式であることは周知の
通りである。従って、上記のタイムコードは少１．Ｔ＜
とｂ各ヒツ１−の初めで１−ランジション（レベル変化
）を起こし、そのトランジションを゛検出して１９だパ
ルスくトランジションパルス又はエツジ検出パルス）か
ら、ウィンドパルスを用いてクロック成分を抽出し、更
にそのクロックの中間での１−ランジションの有無を検
出することにより、ビット情報の復調ができる。

従来、−Ｊ二記のタイムコードを復調するためには、ア
ナログ信号として処理する方式とディジタル信号として
処理する方式の２つの方式が考えられてきた。前者はシ
リアルに伝送されるタイムコードからウィンドパルスを
検出して鋸歯状波を生成し、この波形の中のトランジシ
ョンの有無を判定してビット”ｏ”、’“１″を復調す
る方式である。これに対して、後者は十分高い周波数で
タイムコードを４ノンブリングし、この処理によってウ
ィンドパルスを生成して、ウィンドパルスの中のトラン
ジションの有無を検出してピッ１〜の”ｏ”、’“１′
″を復調づ゛る方式である。この２つの方式の中では、
用台、高精度の得られる後者のディジタル信号処理を利
用した方式が使用されることが多い。

第７図は上記のディジタル信号処理を利用した。

本出願人が先に特願昭５８−１０６４８５号にて提案し
たパルス発生回路の一例の回路系統図を示す。同図中、
入力端子１に入来したタイムコードはエツジ検出回路２
に供給され、ここでその立上りと立下りの両エツジが検
出された後、グー１−回路３及び条件設定回路４に夫々
供給される。ゲート回路３は条件設定回路４の出力信号
をゲートパルスとして供給され、初期状態（例えばＶＴ
Ｒの磁気テープが所定の走行速度に達する前の状態）で
は、エツジ検出回路２の出力Ｊ−ツジ検出パルスを無条
件で選択出力させ、定常状態にｄ３い−にはドロップア
ウト発生期間を除き、出力ウィンドパルスに基づいてエ
ツジ検出パルスをゲート出力覆る。

ゲート回路３にり取り出されたエツジ検出パルスはイン
バータ５により極性反転されＣカウンタ６のクリア端子
に供給される一方、ラッチ回路７にラッチパルスとして
供給される。一方、発振器８より取り出された高周波の
発振パルスは」ツジ検出回路２．カウンタ６及び９に夫
々供給される。

カウンタ６の泪数値を示−４１）ピッ１〜ディジタル信
号はラッチ回路７に供給され、ここでラッチされた後、
その出力端子よりＬＳｉ３（リース１〜・シグニフイカ
ン１〜・ビット）方向に２ピツ１〜シフＩ・された１１
ビットディジタル信号が取り出されて比較器１０に供給
される。従って、ラッチ回路７の出力信号はカウンタ６
の泪数値の１／４を示づ。比較器１０はカウンタ６の計
数値とラッチ回路の出力信号とを夫々比較し、両者が一
致したときに例えばローレベルとなるＴ／′４遅延パル
スを発生して、カウンタ９をクリアする一方、インバー
タ１１を通してラッチ回路１２に供給され、ラッチ回路
１２をしてカウンタ９のクリア直前の計数値をラッチさ
ける。

ラッチ回路１２からは入力ｎビットのディジタル信号を
そのＬＳＢ方向に１ビツトシフトされたｎビットディジ
タル信号、すなわちカウンタ９の泪数値の１／２の値を
示す信号が取り出される。

比較器１３はカウンタ９及びラッチ回路１２の雨量力信
号が供給され、両者が一致したときに、例えば一定期間
１］−レベルの信号を出力する。ＲＳノリツブ７０ツブ
１４は比較！１０．１３の雨量力信号がそのリセット端
子、セット端子に供給される。これにより、フリップフ
ロップ１４のＱ出力端子からは、ゲート回路３の出力エ
ツジ検出パルスの前縁からＴ／４（ただし、Ｔは入力端
子１の入力タイムコードのビット周期）後に立下り、か
つ、ゲート回路３の出力エツジ検出パルスの前縁から３
　Ｔ／４　（＝　（Ｔ／４　）　＋　（Ｔ／２　）　）
後に立上る、周期Ｔの略対称方形波が取り出され、ウィ
ンドパルスＷＰとして出力端子１５５へ出力される一方
、条件設定回路４へ供給さねる。

このウィンドパルスは第１のＡ　Ｎ　Ｄ回路に供給され
て入力タイムコードのり［１ツク成分を抽出ｌ）、また
ウィンドパルスを極性反転して行ｌ〔パルスがエツジ検
出パルスど共に第２のＡＮ　Ｄ回路に供給されて入力タ
イムコードのビット周期］−の中間にトランジションが
あるどきはこれを抽出する。これらの信号はＲＳノリツ
ブフ１−１ツブのセラＩ・、リヒツ１〜の各端子に供給
され、これにＪ、り冑られｌこ信号をウィンドパルスで
ラッチすることにより、Ｆｉ調データを得る。

発明が解決しようとする問題点 しかるに、磁気ブーブーにに４”Ｊ　’４　Ｌ／た塵埃
等によって再生信号にドロップアウトｈヅ１．ザると、
Ｊツジ検出回路２の出力エツジ検出パルスがｄ！ｉ失Ｊ
るため、比較器１０．１３の出力信号も本来弁ｌトリベ
き位置でパルスが発生されず、ウィンドパルスが正常に
反転されなくなってしまう。このため、ドロップアウト
等があった場合は、正しい復調データが得られないとい
う問題点があった。

そこで、本発明は入力パルス列がビット周期以上欠落し
たときは少なくとも次より入来する２つの入力パルスを
無条件にゲート出力して遅延回路に供給ηるど共に、該
遅延回路の出力段にパルス補正回路を設ｃノることによ
り、上記の問題点を解決した復調回路を提供することを
目的とする。

問題点を解決り−るための手段 第１図は本発明の構成を示すブロック系統図で、入力端
子２０に入来した、バイフェーズ変調方式で変調された
入力パルス列（被変調パルス）はエツジ検出回路２１に
供給され、ここで発振器２２よりの発振パルスに基づい
てその立トリ及び立下りの両Ｊ−ツジに位相開明したエ
ツジ検出パルスとされた後ゲート回路２３１条件設定回
路２４及び、クロック成分抽出及びデータ保持回路２９
に夫々供給される。グー１−回路２３及び条件設定回路
２４はゲート回路手段を構成しており、初期状態にａ３
いてはエツジ検出パルスを無条件で通過させ、定常状態
においてはウィンドパルスに基づいて上記エツジ検出パ
ルスをゲート出ノ〕し、か゛つ、人力パルス列のピッ１
へ周１１１１−ｒ以１−人力が無かったときは少イｆく
とも次の２つのエツジ検出パルスを無条件ｅゲート出力
さμる。ゲート回路２３の出力パルスは第１及び第２の
遅延回路２５．２６に供給され、後述する如く、人力エ
ツジ検出パルスの入力直前のパルス間隔に対して、υい
に異なる一定比率だ【Ｊ遅延した第１．第２の）テ延パ
ルスに変換されるくなｄ３、」二記パルス間隔がＴのと
きは、第１の遅延回路２５からは期間Ｔｏ　’ｉｆ延さ
れた第１の遅延パルスが出力され、第２のＲ延回路２６
からは期間゛Ｔ１　（ただし、Ｔ　＞　Ｔ　＋　＞　Ｔ
−、／　２　＞　Ｔ’　Ｏ）遅延されｌζ第２の遅延パ
ルスが出力される）、。

パルス補正回路２７は遅延時間丁２．王３　（ただし、
Ｔ＋　＞Ｔ３　＞Ｔ／２′−１’２＞ｌ−ｏ’）を付与
する第３．第４の遅延回路と論理回路などからなり、上
記第１．第２の遅延回路２５．’２’６の各出力第１．
第２の遅延パルスを更に一定！ｌＪ間］３゜Ｔ２遅延し
た第３．第４の遅延パルスを出ノ〕し、ＲＳフリップフ
ロップ２８のセラ１−．リセツトの各端子に印加する。

これにより、フリップフロップ２８からは少なくとも第
４の遅延パルスに対応したパルス幅を−ｂつパルスがウ
ィンドパルスとして取り出され、条件設定回路２４に供
給される一方、り［］ツク成分抽出及びデータ保持回路
２９に供給される。クロック成分抽出及びデータ保持回
路２９は、ウィンドパルスのパルス幅期間に入来するエ
ツジ検出パルスをゲート出力してクロック成分を抽出し
、かつ、ウィンドパルスを極性反転して得たパルスのパ
ルス幅期間に入来するエツジ検出パルスをグー１〜出力
してビット周期Ｔ内の中間位置でトランジションが生じ
ている場合はその検出出力パルスを発生し、更にこれら
両パルスが交互に入来するときは交互に極性が反転する
回路の出力をウィンドパルスで保持覆ることにより、復
調データを出力端子３０へ出力する。

作用 パルス補正回路２７は、入力パルス列がビット周期Ｔ以
上欠落した場合は、前記第２の遅延パルスを一定期間Ｔ
２（ただし、Ｔ／２＞Ｔ２　＞Ｔｏ　）遅延したパルス
で、信号欠落！ｖｊ間か１　、　！ｉ−１に達する以前
にフリップ７０ツブ２８をリセツ］へするから、信号欠
落期間終了後の最初の１ツブ検出パルス入来時点てはウ
ィンドパルスは必ず【−１−レベルとなり、この信号欠
落期間終了直後のデータを復調することができる。そし
て、条件設定回路２４が信号欠落期間が王より−ｂ人な
るどきは、少なくとも２つのエツジ検出パルスを前条イ
′１でグー（・回路２３を通過ｌしめるから、信号欠落
終了後は自動的に正常動作に戻る。以下、本発明につい
て実施例と共にさらに詳細に説明する。゛ 実施例 第２図は本発明回路の一実施例の回路系統図を示づ。同
図中、第１図と同一構成部分には同一符号を付しである
。第２図においで、入力端子２０に入来した第３図（Ａ
＞に承り如き被変調パルス（タイムコード信号）ａはエ
ツジ検出回路２１内のＤフリップフロップ３１のアータ
入ノＪ　Ｄ’Ｍ子に供給される。ここで、入力被変調パ
ルスａは、第４図（Ａ）に示づ周期２Ｔの対称方形波で
ある例えば２．４ｋＨｚの搬送波を、ディジタルデータ
でバイフェーズ７−り変調して得られた同図（Ｂ）に示
づ゛如きパルス列である。この被変調パルスは第４図（
Ｂ）に示づように、その波形上部に示すデータが１１１
　ＩＩのときはピット周期Ｔの中央部でトランジション
（レベル変化）を生じ、データがＩＩ　ＯＩＩのとぎは
ピッ１ル周期Ｔ内ではトランジションは生ぜず、かつ、
データが１１　Ｑ　ＩＩ　、　　１１１１Ｔに関係なく
、常に各ビット周期Ｔの各開始位置でトランジションを
生ずる。

エツジ検出回路２１は第２図に示すように、Ｄフリップ
フロップ３１及び３２が２段縦続接続されており、かつ
、フリップ７０ツブ３１及び３２の各Ｑ出力端子が２人
力排他的論理和回路３３の入力端子に各別に接続された
構成とされている。

また、ノリツブフロップ３１及び３２の各クロック端子
には発振器２２よりの高周波発振パルス（例えば４ＭＨ
ｚ）が供給される。これにより、［１他的論理和回路３
３からは、入力端子２０の入力被変調パルスａの立」−
り及び立下りの両エツジに位相間ｌ１ｊＬ　’（立１−
リ、かつ、発振器２２の出力発振パルスの一周期分のパ
ルス幅をもする、第３図（Ｂ）に示づ如きエツジ（Ｉ〜
ランシシ三１ン）検出パルスＩ）が取り出され、グー１
〜回路２３及び条件設定回路２４に夫々供給される。

条件設定回路２４は上記エツジ検出パルス１）によりト
リガされる如さりＩ−リガラブルな回路４；、Ｈ成とさ
れており、エツジ検出パルスのパルス間隔が正規の状態
になる定常状態に達するすＬ（の前記初期状態、又はド
ロップアウト光牛詩には、富に［ｌ−レベルの信号を光
９−出力してゲート回路３をゲート［間１状態として無
条件にエツジ検出パルスを通過さゼる。また、条件設定
回路２４は定常状態においてｂ、期間Ｔ以上エツジ検出
パルス１）の入来が無かったどきは、欠落期間′１−ど
１．５■との間でローレベルとなり、かつ、その後にエ
ツジ検出パルスｂ　ｌＪ＜　２つ入来した時点でハイレ
ベルとなる第３図（Ｃ）に示り−如き信号Ｃをグー１−
信号としてゲート回路２３に供給する。この条件設定回
路２４は、例えば王から　１．５王の間の時定数を右し
、エツジ検出パルスｂでトリガーされるリトリガラブル
単安定マルヂバイブレータと、エツジ検出パルスｊ）を
２つ計数した時点でこの単安定マルチバイブレークを強
制的に準安定状態ヘリセットするカウンタとより構成さ
れる。

これにより、グー１〜回路２３の出力信号は、エツジ検
出パルスｂが破線で示す位置で欠落した場合は、第３図
（Ｄ）に実線で示す如きパルスｄとなる。このパルスｄ
は前記第１のＩ延回路２５に相当する「ｏ遅延回路３４
と、前記第２の遅延回路２６に相当するＴ１遅延回路３
５に夫々供給される。ＴＯ遅延回路３４はパルスｄが供
給されたときに、その直前に供給されたパルスｄとの時
間間隔（１なわち、現時点の入力パルスｄとその一つ前
に入来したパルスｄとのパルス間隔）を一定比率分遅延
したパルスを発生する回路で、上記時間間隔がＴのとき
には、パルスｄの立上りエツジから−「０経過した時点
で立下る一定幅の第１の遅延パルスを発生する。−例と
して、上記の遅延時間ＴＯをＴ／４とすると第３図ＣＥ
＞に示す如き第１の遅延パルスＯが取り出される。１こ
ごて、第３図（Ｅ）中、−「ｏｌは第３図（１つ）に〔
ｌ、′Ｃ示すエツジ検出パルス（１１とそのｉｉ’、ｉ
前に入来し１こパルスｄとの時間間隔Ｐ＋　　（ここで
は１．５−Ｉ−）を１記一定比率１’ｏ／Ｔイ８Ｉ昌ノ
パルス（１１の）°１１すエツジより遅延した場合のｙ
Ｙ延時間（ここでｉ；Ｌ　３−ｒ／８）を承り。同様に
、第３図（［：）中、ｌ’ｏ、＋は第３図（Ｄ）に示ｉ
ｊパルス（１１と１２との時間間隔［）２　（ここでは
−１−／　２　＞を１配一定比率１０／Ｔ倍した時間た
（フバルスｄ２の−１上り］−ツジ、１、り遅延した場
合の遅延時間（ここでは１−／ε３）を示す。

他方、Ｔ１遅延回路３５は現時点の入力パルスｄとその
一つ前に入来したパルスｄとの口）間間隔を一定比率Ｔ
＋／ｌ’倍した時間だ（ノバルス（ｊの入力時点より遅
延して（又は直前のパルスｅのパルス間隔を一定比率（
Ｔ＋　−１−０）　／　Ｔ倍した時間だけパルスｅの人
力時点より遅延して）第２の遅延パルスを発生Ｊる。−
例として、−上記の１１を３Ｔ／４とすると、第３図（
Ｆ）に示づ如き第２の遅延パルスｆが取り出される。な
お、Ｔ１遅延回路３５は後述の第６図図示構成の場合は
、パルス１１入来詩点からイの直前のパルス間隔Ｐ１の
Ｔ＋／Ｔ倍「延さねたパルスを梵（［するための動作を
行なっている状態において第３図（Ｅ）に０１′ｒ″示
した第１の遅延パルスが入来されてリセットされる！こ
め、Ｐｌの１’　＋　／−ｒ倍の時間分遅延されたパル
スは発生せず、パルスｅ１の次に入来するパルスｅ２ま
での直前のパルスｅの時間間隔（Ｐ２−丁０１）＋ＴＯ
，！の（Ｔ＋　−ＴＯ）　／Ｔ倍の時間丁Ｕ　　（ここ
ではＴ／８）だけ、パルスｅ２の立下りエツジより遅延
されて立下るパルスを第３図（１：）に［１で示す如く
発生する。

第１の８延パルスｅはパルス補正回路２７内のＴ３遅延
回路３６に供給され、ここで、一定時間Ｔ３だけ遅延さ
れて第３図（Ｇ）に示す如き第３の遅延パルスｑに変換
された後、ＯＲ回路３７に供給される。一方、第２の遅
延パルスｆはパルス補正回路２７内のＴ２遅延回路４０
に供給され、ここで一定時間Ｔ２だけ遅延されて第３図
（Ｈ）に示す如き第４の遅延パルスｈに変換された後Ｏ
Ｒ回路３９に供給される。Ｔ３遅延回路３６及びＴ２遅
延回路４０は、例えば入力パルスの立下りエツジで１〜
リガーされる単安定マルヂハイブレータで構成すること
がＣきる。；１；た、」−記の各遅延時間はＴ＞’ｌ−
＋　＞ｌ−３＞Ｔ／２＞丁２ン１−０なる関係に選定さ
れている。

ＯＲ回路３９は第４の遅延パルスｉ）と第１のが延パル
スｅをインバータ３８を通してｊｆ３にパルスとの論理
和をとって得たパルスをフリップ７０ツブ２８のリセッ
ト端子に印加し、これをその立上りエツジでリセットす
る。一方、ＯＲ回路３７は第２の遅延パルス［をインバ
ータ４１Ｔ極牲反転して得たパルスと、第３の遅延パル
ス９との論理和をとり、その出力パルスをフリップフロ
ップ２８のセット端子に印加し、これをその立上りエツ
ジでセットする。従って、フリップフロップ２８のＱ出
力端子からは第３図（（）に承り如ぎパルスがウィンド
パルスＷＰとして取り出される。

このウィンドパルスＷ［］は条件設定回路２４に供給さ
れる一方、クロック成分抽出及びデータ保持回路２９内
のΔＮ　Ｌ”１回路４２．インバータ４３及びシフ１−
レジスタ４６のクロック端子に夫々供給される。

ＡＮＤ回路／１２及び４４の各一方の入力端子にはエツ
ジ検出回路２１よりのエツジ検出パルスｂが夫々供給さ
れ、またＡＮｌ）回路４４の他方の入力端子にはウィン
ドパルスＷＰがインバータ４３により極ｔ！１反転され
て供給される。

これにより、ＡＮＤ回路４４からは入力タイムコード信
号ａのビット周期Ｔの中間にトランジションがある場合
にその］・ランジションに位相同期したエツジ検出パル
ス（データ）が取り出されてＲＳフリップ７０ツブ４５
をセット状態とする。

また、ＡＮＤ回路４２からは入力タイムコード信号ａの
ビット周期Ｔの各始端位置のエツジ検出パルス（クロッ
ク成分）が取り出されてノリツブフロップ４５をリゼツ
１〜状態とする。従って、ノリツブ７０ツブ４５のＱ出
力端子からは入力タイムコード信号ａのデータに対応し
た２値信号が取り出され、次段のシフ１〜レジスタ４６
のデータ入力端子にシリアルに入力される。

シフトレジスタ４６はそのデータ入力端子に印加された
信号を、そのクロック端子に印加されるウィンドパルス
ＷＰの立上りエツジで１ノンブリング及び保持して得た
データをウィンドパルスＷ　ｌ）の入来毎に順次シフ１
−シ、そのｍビットの出力９に子よりｍ個のデータを並
列に出力する。ジノ１〜レジスタ／１６により直並列変
換されで取り出されたｍビットのディジタル信号は復調
信号として出力端子３０へ出力される一方、シンクワー
ド検出回路４７に供給され、ここでシンクワ−１−が検
出される。シンクワードの検出信号はシフ１〜レジスタ
４６をクリア状態どする。

ここで、入力タイムコート信号ａに第３図（Ａ）に示す
如く左から２番目のビット周期Ｔの始端位置付近でドロ
ップアウトが発生したような場合、従来はパルスｄ１発
生位ｆＦｆ−’にはウィンドパルスがハイレベルであっ
たのＣデータを復調することができなかったが、本実施
例ではパルスｄ１発生位置においてはウィンドパルスＷ
Ｐは第３図（１）に　１１で示す如く必ずローレベルで
あるからデータ役調ができる。

次にＴＯ１１延回路３４及び］−１遅延回路３５の各実
施例について更に詳細に説明する。第５図はＴＯ遅延回
路３４及び丁＋遅延回路３５の第１実施例の回路系統図
を示す。同図中、入力端子５０に入来したゲート回路２
３の出ツノエツジ検出パルスはインバータ５１及びＡＮ
Ｄ回路５２を夫々通してカウンタ５３のクリ）Ｉ端子Ｃ
Ｌに印加される一方、ラッチ回路５４及び５５に夫々ラ
ッチパルスとして供給される。

カウンタ５３はそのクリア端子ＣＬに印加される信号が
ローレベルとなり、かつ、その直後にクロック端子に入
力端子５６を介して入来する発振器２２よりの発振パル
スがローレベルがらハイレベルに立上った時よりクリア
状態となり、それ以降クリア端子ＣＬに［１−レベルの
信号が入来している期間はクリア状態を保持する。従っ
て、カウンタ５３は第３図（Ｄ）−に示すゲート回路２
３のエツジ検出パルスのハイレベルの０１１間、クリア
状態とされる。カウンタ５３４１発振器２２の出力光振
パルスをｔｌ数し−（４＋またｎビットのア゛イシタル
信号（泪数値）をラッチ回路５４．５５．比較器５７及
び５８に人々供給する。

ラッチ回路５４は第３図（Ｄ）に示り゛エツジ検出パル
スのＸγ上りでラップされＩＣカウンタ５３の計数値を
示１１］じツトディジタル信号をＬＳＨｈ向へ２じツ１
−シフトしで得た、ラッチしたｉ１教１直の１／４倍の
８１数値の１１じツｉ−ゲイシタルイｈ号を出力する。

一方、ラッチ回路５５は１＝記第、３図（Ｄ）に示覆エ
ツジ検出パルスの立上りでシツナされたカウンタ５３に
りの１１ヒツトディジタル１８号を、Ｌ　Ｓ　Ｂ方向へ
１ビットシフｌ−Ｌ／　（（！？だ、ラッチした削数値
の１／２倍の旧数値の０ピッ１−ディジタル信号を出力
する。

比較器５７及び５８は人々例えばンダニヂュード・コン
パレータにより構成されＣいる。比較器５７はラッチ回
路５４より取り出されたカウンタ５３の計数値の１／４
．の値と、カウンタ５３で現在ｈ１数中の値とを夫々比
較して、両者が一致したときにローレベルの一致信号を
発生し、それを自らのインヒビツ］一端子１に供給する
と共に、出力端子５９とＡＮＤ回路５２に夫々供給する
。従つ（、比較器５７は一致信号出力時点直後よりイン
ヒピット状態どなり、そのセット端子Ｓにローレベルの
ヒツト信号が入力されてインヒビット状態を解除され、
その後にその二人力端子の入力値が共゛に二数したとき
に再び一致信号を出力するが、インヒビットー状態］時
においては、たとえその二人力端子の入力値が一致して
も一致信号は出力せず、その出力信号はハイレベルの状
態を保持づ−る構成とされている。

比較器５８はラッチ回路５５でラツヂされたカウンタ５
３の計数値の１／２の値と、カウンタ５３で現在計数中
の値とを人々比較して、両省が一致したときにローレベ
ルの一致信号を発生し、それを出力端子６０を介してフ
リツプフ白ツ７２８のセット端子Ｓに印加し、かつ、比
較器５７０セツト端子Ｓに印加する。比較器５７の用カ
一致信号はラッチ回路５４てラッＪ−シた１１′１の約
０．２倍の値に相当する期間Ｔｏｉｌヱ延しＩζ第１４
７）　ｉ！！延パルスどし−（出力端子５９を介して一
ノリップフ［］ツブ２８のリセット端子へ出力される。

同様に、比較器５８の出カ一致信号はラップ−回路５５
てラッチした値の約０．ｆ３倍の（「１に相当“する期
間Ｔｒｉ了延した第２の遅延パルスとして出力される。

本実施例はＡＮＤ回路５２及び）Ｊウンタ５３か、ＴＯ
遅延回路３４どＴ２遅延回路３゛５に夫々共用されてい
るから、回路構成が簡（１１どなる。

次にＴＯ’ｄｉ延回路３４と゛ｒｕｆｆ延回路３５の第
２実施例について第６図の回路系統図と共に説明する。

入力端子５０に入来したグー１〜回路２３の出力エツジ
検出パルスはインバータ６１を通してカウンタ６２のク
リア端子Ｃ１−に印加される。ラッチ回路６３は入力端
子５０よりのエツジ検出パルスが入来した時、そのエツ
ジ検出パルスと一つ前のエツジ検出パルスとの時間間隔
に相当するカウンタ６２の計数値をラツヂし、かつ、ラ
ッチ回路５４と同様にしてラッチした８１数値の１７４
倍の値を示すＩＩピッＩ−Ｆ　□イジタル信号を出力し
て比較器６４へ供給号る。比較器６４はラッチ回路４３
の出力ディジタル信号の値とカウンタ６２が現在口数中
のａｆｉどを比較しで、両者が一致したとき、１４Ｔわ
ら、入力端子５０にエツジ検出パルスが入来した時点か
ら、その一つの前に入来したエツジ検出パルスとの時間
間隔を１／４倍（Ｔｏ　／Ｔ倍）した面間経過したとき
に第１の遅延パルスを発生して出力端子５９へ出力し、
かつ、カウンタ６５のクリア端子Ｃ１−に印加すると共
にインバータ６６を通してラッチ回路６７にラッチパル
スとして供給する。

カウンタ６５は入力端子５６−よりの発振パルスを計数
し、イの計数値をラッチ回路６７及び比較器６８へ大々
供給７る。ラッチ回路６７はラッチ回路５５と同様にし
て、ラッチしたカウンタ６５の計数値の１／２倍の値の
ｎビットのディジタル信号を出力し、比較器６８へ供給
する。これにより、比較器６８は２人力デイジタル信号
の値が一致したとき、第１の遅延パルスの直前のパルス
間隔を１／２倍（すなわち（工１−王０）／王倍）した
時間分だけ最新の第１の遅延パルスの入来時点より遅延
された第２の遅延パルスを発生して出力端子６０へ出力
する。１なわら、第２の遅延パルスは入力端子５０の入
ツノパルスの入来時点よりも、該入力パルスの直前のパ
ルス間隔の３／４倍（すなちわＴ＋／Ｔ倍）した時間分
だ（）遅延したパルスでもある。

なお、Ｖ　Ｔ　Ｒが早送りモード又は巻戻しモードのよ
うに、高速で磁気テープを走行させるモー１〜では、丙
午されたタイムコードのヒラ１−周朋は、本来の値Ｔよ
りもテープ走行速度の増加分だ【プ小となり、かつ、前
記一定の遅延時間Ｔ２及びＴ３よりも小となるから、す
ｌ−リガラブルな構成の遅延回路３６．４０の出力１；
Ｌ　ｒｌ−レベルになったままとなり、パルス補正回路
２７は実質的に不動作となる。よって、この場合は、遅
延回路３４（２５）、３５　（２６＞の出力遅延パルス
のみがフリップ７０ツブ２８に供給されることど等価と
なり、復調回路は１常動作する。この場合はデータの復
調が多少不安定となるが、早送り９巻戻しモードではデ
ータの復調は多少不安定でも、データの復調はあまり問
題としないのて・支障はない。

なお、本発明は上記の実施例に限定されるものではなく
、例えばタイムコードはビデオ信号に限らずディジタル
信号を利用して音楽信号を録再するディジタルオーディ
オシステムなとのテープ。

ディスク等のタイムコードにも適用することができる。

更にバイフェーズスペース変調方式なとの他のバイフェ
ーズ変調方式で変調された被変調パルスに適用すること
ができる。

発明の効果 上述の如く、本発明によれば、定常走行時にはドロップ
アウト等により、ビット周期Ｔ以上正常に再生信号が得
られない場合でも、ドロツブアラ１〜消失直後のデータ
を正常に復調することができ、また磁気テープの高速走
行時にはパルス補正回路が実質的に不動作となるため、
従来と同様のデータ復調ができる等の特長を有するもの
である。

【図面の簡単な説明】

第１図は本発明回路の構成を示Ｊブロック系統図、第２
図は本発明回路の一実施例を示号回路系統図、第３図及
び第４図は人々第２図図示回路系統の動作説明用信号波
形図、第５図及び第６図は夫々第２図図示ブロック系統
の要部の各実施例を示す回路系統図、第７図は従来回路
の要部の一例を示す回路系統図である。 １．２０・・・被変調パルス入力端子、２．２１・・・
エツジ検出回路、３．２３・・・グー１〜回路、４゜２
４・・・条イ！Ｉ設定回路、６．９．５３，６２．６５
・・・カウンタ、７，１２，５４，５５．６３．６６・
・・ラッチ回路、８，２２・・・弁振器、１０，１３゜
５７．５８．６／１．６６・・・１−ヒ較器、１／４．
、／Ｉ５・・・ＲＳフリツプフ［１ツブ、１５５・・・
ウィンドパルス出力端子、２５・・・第１の遅延回路、
２６・・・第２の遅延回路、２７・・・パルス補正回路
、２８・・・ＲＳノリツブフに１ツブ、２９・・・り［
１ツク成分抽出及びデータ保持回路、３０・・・復調デ
ータ出力端子、３４・・・Ｔｏ遅延回路、３５・・・１
１遅延回路、３６・・・Ｔ３起延回路、３７．３９・・
・ＯＲ回路、３８．／１１゜４３・・・インバータ、４
０・・・Ｔ２２遅延路、４２゜４４．５２・・・ＡＮＤ
回路、４６・ｊ・シフトレジスタ、４７・・・シンクワ
ード検出回路、５０・・・エツジ検出パルス入力端子、
５６・・・発振パルス入力端子。

Claims (1)

【特許請求の範囲】
1. バイフェーズ変調方式で変調されたビット周期Ｔの入力
   パルス列の原データをウインドパルス及びその反転出力
   を用いて復調する回路であって、上記入力パルス列の立
   上り及び立下りの両エッジを検出して得たエッジ検出パ
   ルスが供給され、初期状態においては該エッジ検出パル
   スを無条件で通過させ、定常状態には上記ウインドパル
   スに基づいて該エッジ検出パルスをゲート出力すると共
   に上記ビット周期Ｔ以上該エッジ検出パルスが入来しな
   いときは該エッジ検出パルスが少なくとも２つ入来する
   まで無条件でゲート開状態となるゲート回路手段と、該
   ゲート回路手段の出力パルスが供給され現在の入力パル
   スとその直前に供給された該ゲート回路手段の出力パル
   スとのパルス間隔のＴ＿０／Ｔ倍（ただし、Ｔ＿０＜Ｔ
   ／２）の時間遅延された第１の遅延パルスを出力する第
   １の遅延回路と、該第１の遅延パルスと該ゲート回路手
   段の出力パルスが夫々供給され、直前の該ゲート回路手
   段の出力パルス間隔及び直前の該第１の遅延パルスと該
   ゲート回路手段の出力パルスとのパルス間隔のうち短い
   方のパルス間隔のＴ＿１／Ｔ倍（ただし、Ｔ＞Ｔ＿１＞
   Ｔ／２）の時間遅延された第２の遅延パルスを出力する
   第２の遅延回路と、該第１及び第２の遅延パルスが夫々
   供給され、該第１の遅延パルスを一定時間Ｔ＿３（ただ
   し、Ｔ＿１＞Ｔ＿３＞Ｔ／２）だけ遅延した第３の遅延
   パルスと該第２の遅延パルスとの第１の論理和出力パル
   スを生成し、かつ、該第２の遅延パルスを一定時間Ｔ２
   （ただし、Ｔ／２＞Ｔ＿２＞Ｔ＿０）だけ遅延した第４
   の遅延パルスと該第１の遅延パルスとの第２の論理和出
   力パルスを生成するパルス補正回路と、該第１及び第２
   の論理和出力パルスが交互に入来したとき交互に極性が
   反転される出力パルスを前記ウインドパルスとして発生
   出力する回路と、該ウインドパルスが供給され該ウイン
   ドパルス及びその反転出力と該エッジ検出パルスとから
   クロック成分を抽出すると共に該エッジ検出パルスのビ
   ット周期Ｔの中間位置のデータを保持して復調された前
   記原データを出力するクロック成分抽出及びデータ保持
   回路とよりなることを特徴とする復調回路。