JPS6226103B2 - - Google Patents

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JPS6226103B2
JPS6226103B2 JP53153885A JP15388578A JPS6226103B2 JP S6226103 B2 JPS6226103 B2 JP S6226103B2 JP 53153885 A JP53153885 A JP 53153885A JP 15388578 A JP15388578 A JP 15388578A JP S6226103 B2 JPS6226103 B2 JP S6226103B2
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signal
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Yoshikazu Yamamoto
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Sony Corp
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Publication date
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Priority to GB7942610A priority patent/GB2038593B/en
Priority to AU53691/79A priority patent/AU533225B2/en
Priority to DE19792950015 priority patent/DE2950015A1/de
Priority to FR7930511A priority patent/FR2444370A1/fr
Priority to NL7908952A priority patent/NL7908952A/nl
Priority to AT0784879A priority patent/AT384334B/de
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Publication of JPS6226103B2 publication Critical patent/JPS6226103B2/ja
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    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines

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  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Synchronizing For Television (AREA)
  • Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
  • Television Signal Processing For Recording (AREA)
  • Television Systems (AREA)

Description

【発明の詳細な説明】 本発明は例えばデイジタルビデオテープレコー
ダ（以下DVTRと称する）等に用いて好適なブロ
ツク同期信号抽出回路に関するものである。
一般にデイジタルデータ伝送に於いては送られ
た信号を正しく受信し、解読できるようにデータ
情報外外に同期情報を一緒に送る必要がある。
またデイジタルデータ伝送に於て要求される同
期化には、ビツト同期、語同期およびフレーム同
期の各方式があるが、ビツト同期は本発明では直
接関係ないので省略し、後者の語同期およびフレ
ーム同期について話をすゝめる。語同期はフレー
ム同期があればパルスを計数することにより得ら
れるので特に必要でないが、１フレームが１ワー
ド（チヤンネル）で構成されている場合に必要と
なる。このときは語同期すなわちフレーム同期と
なる。本明細書では語同期とフレーム同期を総称
して以後ブロツク同期と呼ぶことにする。
ブロツク同期に要求される条件として一般に同
期くずれが生じたときの回復の早さ（復帰特性）
と同期がとれたときの外乱に対する強さ（保持特
性）という相反する二つの特性が挙げられる。正
しい同期を得るための確度を高めるには、同期パ
ターンを長くし、その分布を増やせば良いが、そ
うすると情報の伝送能率を下げることになり、従
つて各種伝送方式に応じた最適化が望まれる。
次に上述の如く同期くずれが生じたときの回復
のさせ方に例えば１ビツトシフト方式、リセツト
方式またはブロツクの相関をとる方式等が提案さ
れている。
１ビツトシフト方式はブロツクパルスを１ビツ
トずつ遂次的に比較してゆく方式で、当然復帰平
均時間は長くなる。従つて、この１ビツトシフト
方式はクロツクスリツプ等少数ビツトの同期くず
れには有効であるが、クロツクスリツプの方向を
知るための位相比較が必要となる。
また、リセツト方式はブロツクパルスを比較す
るとき、ｉビツト目で不一致を検出するとｉビツ
トシフトさせて再びブロツクパルスの最初から比
較する方法である。
ところが上述の１ビツトシフト方式やリセツト
方式では情報系列中に同期パターンと同じパター
ンが現われると誤同期となる。そこで同期復帰過
程における全ブロツクパルスを比較することによ
つて誤同期を防ぐことができるのが上記ブロツク
の相関をとる方式である。
このブロツクの相関をとる方式は、情報が実時
間で連続的に供給される場合はきわめて有用な方
式と考えられる。
ところで、通常のデータ伝送に於ては誤同期状
態を検出すると当該ブロツクを再送するよう要求
できるが、テレビジヨン信号や音声信号のように
止切れることなく実時間で連続的に到来する情報
を扱う際は、多少疑わしい状態に陥つても同期信
号をそれまでのペースより正しいと思われる同期
信号を検出するまで出し続ける必要がある。
そこで実時間で連続的に到来する情報を扱う機
器、例えばDVTR用の同期化方式に望まれること
を考えるに、通常のデータ転送と違つて、たとえ
誤同期および同期消失の疑いがあつてもデータは
実時間でどんどん流れ去るのみであるから、たと
え怪しくともそれに対応した同期パルスをそれま
でのペースを保つて供給してやる必要がある。特
に回転型ヘツドを用いる場合トラツクからトラツ
クへの転移が周期的に起きるためにハンテイング
および同期判定をしてから、同期パルスを出し始
めるといつた悠長なことはやつておれない。
すなわち止切れることなく実時間で連続的に到
来する情報を扱うDVTR等の場合は、通常のデー
タ伝送で要求される信頼性と同時に誤同期状態が
生じても直ちにこれを検出して正しい同期信号を
再生し得る即応性が要求される。
従つて斯る即応性がないとDVTR等の場合、デ
イジタル化された映像信号を記録媒体上にそのま
ま記録するため、記録媒体上に存在する雑音やド
ロツプアウト等により誤同期状態に陥ると大規模
な伝送誤差を生ずることになる。
本発明はこのような点に鑑みてなされたもので
あつて、上述したブロツクの相関をとる同期方式
を用いて万一誤同期状態に陥つてもこれを速やか
に検出して正しい同期状態を即座に、しかも確実
に回復し得る同期信号抽出回路を提供するもので
ある。
先ず本発明の本論に入る前に一般に用いられて
いるDVTR用のデータフオーマツトおよび再生系
の基本的回路構成の一例を第１図乃至第３図を参
照しながら説明する。
DVTR用のデータフオーマツトとして一般に考
えられるデータフオーマツトは、ビデオ信号がそ
もそもストリーム状の連続的な情報であることか
ら第１図に示すようなデータフオーマツトのデー
タ信号が考えられる。第１図において、トラツク
からトラツクへの転移の際、信号系列に切断があ
るため、トラツクの始端、終端にはそれぞれビツ
ト同期用のプレ・アンブル、ポスト・アングルが
設けられる。また第１図において、Ｓは同期パタ
ーンを表わし、IDはブロツク毎のコーデイング
方式の判別用パターンである。
また、DVTR用の再生系の基本的回路構成とし
て第２図のようなものが考えられる。第２図にお
いて、第１図に示すようなデータフオーマツトで
記録媒体１に記録されている信号は、ヘツド２で
検出され、再生増幅回路３で増幅された後デイジ
タル信号検出回路４に供給され、ここでデータ信
号が復元される。このデータ信号はPLL回路５に
供給され、こゝでビツト同期がとられてマスタク
ロツクパルスすなわち基準パルスが再生される。
なお、この基準パルスはデユテイ約50％のパルス
であるが図ではその立上りのタイミングのみを示
している。この基準パルスＰRとデータ信号ＳDと
はエンコーデイングの段階では、第３図Ａに示す
ような位相関係にあつたものが再生時元のデータ
信号をジツタに抗して正しく復元するために遅延
回路６によつて第３図Ｂに示すような位相関係に
調整される。
またデイジタル信号検出回路４からのデータ信
号は位相合わせ回路例えばＤ型フリツプフロツプ
回路７に供給され、ここで遅延回路６からの基準
パルスによりサンプリングされて位相合わせが行
われ、もつてその出力側には第３図Ａに示すよう
なエンコーデイング段階の位相関係と同じ関係に
ある基準パルスとデータ信号が得られる。
同期信号抽出回路８は遅延回路６を通して供給
される基準パルスと各トラツクが記録媒体１上に
現われる周期に応じてパルス発生器９から供給さ
れるパルス（以下PGパルスと称する）とに応答
してフリツプフロツプ回路７からのデータ信号よ
り同期パターンを抽出して同期パルスＰSを得
る。この同期パルスは基準パルスＰRと共にデコ
ーダ１０に供給され、こゝで同期パルスを基準と
してフリツプフロツプ回路７から同期信号抽出回
路８を通して供給されるデータ信号ＳDが原コー
ド信号に変換され、この変換された信号は誤り訂
正や時間軸補正等を行うビデオプロセツサ（図示
せず）に送出される。
以下、本発明の一実施例を第４図乃至第１０図
に基づいて詳しく説明する。
第４図は本発明に係るブロツク同期信号抽出回
路の回路構成を示すものである。第４図におい
て、入力端子１１には第２図のフリツプフロツプ
回路７の出力側に送出されるような位相合わせさ
れた連続したデータ信号ＳDが供給され、入力端
子１２には第２図の遅延回路６の出力側に送出さ
れるような基準パルスＰRが供給される。また入
力端子１３には各トラツクが記録媒体上に現われ
る周期に応じて第２図のパルス発生器９より発生
されるようなPGパルスが供給される。
１４は入力端子１２からの基準パルスＰRに応
答して入力端子１１からのデータ信号ＳDを順次
シストしてゆくためのシフトレジスタ、１５は予
め設定された１ブロツク（フレーム）が例えば０
〜Ｎ−１のＮビツトから成るブロツクに挿入され
ている同期パターンと同じビツトパターンのもの
が入るとこれを検出してパターン一致検出信号Ｓ
Iを発生するためのデコーダである。１６は入力
端子１３からのPGパルスに応答してデコーダ１
５より出力される同期パターン一致検出信号をサ
ーチし、データ信号の頭出しを行うためのサーチ
モード設定回路であつて、例えばＤ型フリツプフ
ロツプ回路が用いられる。１７はサーチモード中
ゲートを開いて同期パターン一致検出信号ＳIを
通すためのアンド回路であつて、その出力はオア
回路１８の一入力端に供給されると共にインバー
タ１９を介してフリツプフロツプ回路１６に帰還
され、これをリセツトする。２０は位相合わせ回
路例えばＤ型フリツプフロツプ回路であつて、オ
ア回路１８を通して送出される上記パターン一致
検出信号ＳIに対応したブロツク同期信号SYNC
を基準パルスＰRと位相合わせした後出力端子２
１を介して第２図に示すようなデコーダに送出す
る。
２２は入力端子１２からの基準パルスＰRに応
答してＮビツトのブロツクを遂次計数するための
Ｎカウンタであつて、オア回路１８からのブロツ
ク同期信号によりクリアされ、このクリアされた
時点よりまた計数開始するように働く。２３はＮ
カウンタ２２が１ブロツク計数する毎に、すなわ
ち各ブロツクの最終ビツトであるＮ−１ビツト目
毎にゲートを開いて出力するためのデコーダであ
つて、Ｎ−１ビツト以外の状態ではそのゲートは
閉じたまゝである。２４はアンド回路であつて、
サーチモードでない場合にゲートを開いて、各ブ
ロツクのＮ−１ビツト状態でのデコーダ２３から
の出力をオア回路１８を介してフリツプフロツプ
回路２０へ供給する。
２５，２６，２７および２８はそれぞれICの
伝播遅延による論理ヒゲの発生に起因する誤動作
を防止するために設けられたアンド回路である。
アンド回路２５および２６の一方の入力端にはイ
ンバータ２９を介して入力端子１２からの基準パ
ルスＰRが供給され、他方の入力端にはそれぞれ
デコーダ１５および２３の出力が供給されるよう
に接続される。アンド回路２５および２６の出力
端はそれぞれアンド回路２７の各入力端に接続さ
れ、このアンド回路２７の出力端はオア回路３０
を介して後述されるチエツクモード設定回路２１
のリセツト端子Ｒに接続される。アンド回路２８
の第１の入力端はインバータ３２を介してデコー
ダ２３の出力側に接続され、第２の入力端はアン
ド回路２５の出力端に接続される。
チエツクモード設定回路３１は例えばRS型フ
リツプフロツプ回路３１ａとＤ型フリツプフロツ
プ回路３１ｂとから成り、このＤ型フリツプフロ
ツプ回路３１ｂはRS型フリツプフロツプ回路３
１ａの出力を略々１クロツク分遅延するために設
けられている。フリツプフロツプ回路３１ａのセ
ツト端子Ｓはアンド回路２８の出力端に接続さ
れ、出力端子Ｑは次段のフリツプフロツプ回路３
１ｂの入力端子Ｄに接続される。チエツクモード
設定回路３１はブロツクの最終ビツトＮ−１以外
の中間のビツト状態例えばｉビツト目でデコーダ
１５から同期パターン一致検出信号ＳIが発生さ
れるとアンド回路２５および２８を介して付勢さ
れ、この同期パターン一致検出信号ＳIが正しい
同期であるか否かをチエツクするためにチエツク
モードに入るように働く。このチエツクモードの
期間は最大１ブロツク期間である。フリツプフロ
ツプ回路３１ｂの出力端子はアンド回路２８の
第３の入力端子に接続され、チエツクモード中他
のビツト状態で生ずるかも知れない信号のすり抜
けを抑制し、誤動作を防止している。またフリツ
プフロツプ回路３１ｂはインバータ２９および３
３を介して基準パルスＰRを得て前段のフリツプ
フロツプ回路３１ａの出力を略々１クロツク分遅
延するように接続されているが、これはこれらの
インバータを介することなく直接得るようにして
もよい。
３４は上述したブロツクの中間のビツト状態例
えばｉビツト目で同期パターン一致検出信号が得
られた場合にそのｉビツト状態を記憶するための
レジスタ、３５はレジスタ３４に記憶されている
現在のブロツク（フレーム）のｉビツト状態と次
のブロツクのｉビツト状態を比較するための比較
器である。この比較器３５の出力側はオア回路３
０を介してフリツプフロツプ回路３１ａのリセツ
ト端子Ｒに接続されると共にアンド回路３６の第
１の入力端に接続される。アンド回路３６の第２
の入力端はフリツプフロツプ回路３１ｂの出力端
子Ｑに接続され、第３の入力端はデコーダ１５の
出力端に接続される。そしてこのアンド回路３６
はサーチモード中現在のブロツクのｉビツト状態
と次のブロツクのｉビツト状態が同じであると、
この時デコーダ１５より出力される同期パターン
一致検出信号ＳIをブロツク同期信号SYNCとし
てオア回路１８を通してフリツプフロツプ回路２
０へ出力する。
３７は等価遅延回路例えばＤ型フリツプフロツ
プ回路であつて、入力端子１１より供給されるデ
ータ信号ＳDを基準パルスＰRに応答して１クロツ
ク分遅延させブロツク同期信号SYNCと位相合わ
せした後出力端子３８を介して第２図に示すよう
なデコーダに送出する。
次に本発明に係るブロツク同期信号抽出回路の
動作を第５図乃至第９図に示す信号波形を参照し
乍ら説明する。
先ずトラツクの始端における動作を第５図を参
照し乍ら説明するに、トラツクの始端を検出して
発生される第５図Ａに示すようなPGパルスが入
力端子１３からフリツプフロツプ回路１６に供給
されると、フリツプフロツプ回路１６はサーチモ
ードに入り、出力端子Ｑに第５図Ｂに示すような
信号SMを発生する。一方シフトレジスタ１４に
は入力端子１２からの第５図Ｃに示すような基準
パルスＰRに同期して入力端子１１から第５図Ｄ
に示すようなデータ信号ＳDが順次供給される。
第５図Ｃの時間軸上に記入されている符号はＮカ
ウンタ２２のカウント状態を概略的に示すもの
で、こゝでは０〜Ｎ−１のＮビツトで１ブロツク
を形成するものとする。
シフトレジスタ１４に順次シフトされるデータ
信号中このデータ信号の各ブロツク中に挿入され
ている同期パターンと同じビツトパターンのもの
がデコーダ１５で検出されると、デコーダ１５は
その出力側に第５図Ｅに示すような同期パターン
一致検出信号ＳIを発生する。トラツクの始端で
はこのデータ信号中最初に得られた同期パターン
一致検出信号ＳIをブロツク同期信号すなわちこ
の場合ビギニングマークとして以降の同期抽出作
業に入る。すなわちデコーダ１５からの同期パタ
ーン一致検出信号ＳIはアンド回路１７およびオ
ア回路１８を介してフリツプフロツプ回路２０に
供給され、こゝで１クロツク分遅延されて基準パ
ルスと位相合わせされた後出力端子２１へ第５図
Ｆに示すようなブロツク同期信号SYNCすなわち
この場合ビギニングマークとして導出される。ブ
ロツク同期信号SYNCの遅延に伴なつて入力端子
１１から出力端子１８へ出力されるデータ信号Ｓ
Dも等価遅延回路３７により第５図Ｇに示すよう
に１クロツク分遅延される。
このサーチモード中は上述の如くアドレツシン
グのためにも頭出しに専念し、最初に得られた同
期パターン一致検出信号ＳIを即同期信号と看做
して出力すると同時にオア回路１８に出力により
Ｎカウンタ２２をクリアする。このＮカウンタ２
２は通常サーチモードに入るまではデコーダ２
３、アンド回路２４およびオア回路１８のループ
で入力端子１２からの基準パルスに同期してＮビ
ツトのブロツクを順次計数する動作を繰返してい
る。すなわちＮカウンタ２２が基準パルスＰRに
応答して０〜Ｎ−１ビツトから成るブロツクのブ
ロツクサイズを計数するとそのブロツクの最終ビ
ツトのＮ−１ビツト目でデコーダ２３より出力信
号を発生し、この出力信号は同期信号としてアン
ド回路２４、オア回路１８を通して送出される。
ところがトラツクの始端では第５図Ｄに示すよう
に情報はなく、PLLに対するビツト同期のための
プレ・アンプルがあるだけなので同期信号は不要
であり、もつてサーチモード中はデコーダ２３か
らの出力があつたとしてもアンド回路２４のゲー
トをフリツプフロツプ回路１６の出力端子から
の出力により閉じて通さないようにする。
そして上述の如くクリアされたＮカウンタ２２
は、クリアされた時点から再び各ブロツクを計数
し始め、再生モードを持続する。
次に上述の如くして動作中、１ブロツクの中間
で同期パターン一致検出信号が得られた場合のチ
エツクモードに入る様子と、誤同期と判定した後
の処理法を第６図および第７図を参照し乍ら説明
する。
いま第６図Ｂに示すように１ブロツクの最終ビ
ツトＮ−１目にデコーダ１５より発生された同期
パターン一致検出信号ＳIに続いてブロツクの中
間のｉビツト状態（ｉ≒Ｎ−１）例えば第２ビツ
ト目で同期パターン一致検出信号が得られると、
この信号はアンド回路２５および２８を介してレ
ジスタ３４に供給され、この信号に応答してＮカ
ウンタ２２の第２ビツト目の状態がレジスタ３４
に記憶される。同時にアンド回路２８の出力はチ
エツクモード設定回路３１のフリツプフロツプ回
路３１ａのセツト端子Ｓにも供給され、もつてフ
リツプフロツプ回路３１ｂの出力端子Ｑすなわち
チエツクモード設定回路３１の出力側には第６図
Ｃに示すような信号CMが発生される。すなわち
チエツクモードが開始されてこの第２ビツト目で
得られた同期パターン一致検出信号が正しいブロ
ツク同期信号であるかどうかゞチエツクされる。
斯る状態でＮカウンタ２２の内容が当該ブロツ
クのＮ−１ビツト状態のときデコーダ１５より第
６図Ｂに破線で示すように同期パターン一致検出
信号が得れゝば、先の第２ビツト目で得られた同
期パターン一致検出信号は偶然データ領域に現わ
れたものと判断して第６図Ｃに破線で示すように
直ちにデコーダ２３の出力によりアンド回路２
６，２７およびオア回路３０を通してチエツクモ
ード設定回路３０のチエツクモードを解く。
一方上述の如く第２ビツト目で同期パターン一
致検出信号が得られたブロツクの最終ビツトすな
わちＮ−１ビツト目に同期パターン一致検出信号
がない場合は、次のブロツクの第２ビツト目で斯
る同期パターン一致検出信号が発生されるかどう
かをチエツクし、これも得られなかつた場合は比
較器３５よりの第６図Ｄに示すような比較出力信
号ＳCによつてオア回路３０を通してチエツクモ
ード設定回路３１のチエツクモードを解除する。
なお比較器３５はチエツクの結果に拘らずレジス
タ３４で記憶されている現在のブロツクのｉビツ
ト状態と次のブロツクのｉビツト状態が等しくな
ると比較出力信号ＳCを発生して、チエツクモー
ド設定回路３１のチエツクモードを解除する。
このようにしてトラツクの中間でドロツプアウ
ト等により誤同期や同期損失の様な状態に陥つて
も、新しく確かそうなブロツク同期信号が得られ
るまではそれまでのペースを維持し、Ｎカウンタ
２２により順次計数される各ブロツク毎の信号を
デコーダ２３、アンド回路２４およびオア回路１
８のループを介して第６図Ｅに示すようにブロツ
ク同期信号SYNCとして出力する。
次に上述の如く最初のブロツクの中間ビツトす
なわち第２ビツト目でデコーダ１５より同期パタ
ーン一致検出信号ＳIが得られるも、そのブロツ
クの最終ビツトすなわちＮ−１ビツト目で同期パ
ターン一致信号ＳIが得られない状態において、
次のブロツクの対応するビツト位置、すなわち第
２ビツト目に第７図Ｂに示すように同期パターン
一致検出信号ＳIがデコーダ１５から出力される
と、この信号は直ちに第７図Ｅに示すような正し
いブロツク同期信号SYNCとして出力される。す
なわちこのブロツク同期信号SYNCはこの場合前
の同期パターン一致検出信号ＳIによりチエツク
モードに入つているチエツクモード設定回路３０
からの第７図Ｃに示すような信号CMと、前のブ
ロツクと現在のブロツクのｉビツト状態が等しく
なつたことにより比較器３５から出力される第７
図Ｄに示すような比較出力信号ＳCとによつて付
勢状態にあるアンド回路２０を介し、更にオア回
路１８およびフリツプフロツプ回路２０を介して
出力端子２１より出力される。
このときチエツクモード設定回路３１のチエツ
クモードは同期パターン一致検出信号ＳIに対応
する比較器３５の出力によりオア回路３０を通し
て第７図Ｃに示すように解除される。またＮカウ
ンタ２２はオア回路１８の出力によりクリアさ
れ、この時点より上述の如く得られた正しいブロ
ツク同期信号を基準として各ブロツクのビツトパ
ターンを計数し始める。
このようにしてブロツク相関を行い正しいブロ
ツク同期信号の抽出作業が行われるわけである
が、もし１ブロツク（フレーム）の間に第８図に
示すように複数個の同期パターン一致検出信号例
えばＳIとＳI′が得られたときは、最初のＳIにつ
いてはチエツクを行うが、次のＳI′については無
視するものとする。こゝでも上述の如くトラツク
の始端におけるビギニングマークとしての同期信
号に最初に得たものを利用したように、最初に検
出されたものを優先するわけである。
第９図および第１０図はICの伝播遅延による
論理ヒゲの発生に起因する誤動作を避けるために
設けられたアンド回路２５，２６，２７および２
８の動作を更に詳しく説明するためのもので、第
９図はブロツクの最終ビツトで同一パターン一致
検出信号が得られた場合を示し、第１０図はブロ
ツクの中間ビツト状態で同一パターン一致検出信
号が得られた場合を示している。
第９図において、入力端子１２からの第９図Ａ
に示す基準パルスＰRの後半すなわち低レベル部
をインバータ２９で反転し、この高レベルの信号
で第９図Ｂに示すデコーダ１５からの同期パター
ン一致検出信号ＳIをアンド回路２５によりゲー
トしてその出力側に狭幅された第９図Ｄに示すよ
うな信号S2を得る。同様にアンド回路２６を用い
て基準パルスＰRの後半でデコーダ２３から出力
される第９図Ｃに示すような信号S1をゲートし
て、第９図Ｅに示すような狭幅された信号S3を得
る。従つてアンド回路２７はＮカウンタ２２の内
容がＮ−１ビツト状態のとき同期パターン一致検
出信号ＳIが得られると基準パルスＰRの後半に第
９図Ｆに示すような信号S4を発生する。
このアンド回路２７からの信号S4によりチエツ
クモード設定回路３１はリセツトされるのでチエ
ツクモードが解除され、このチエツクモード設定
回路３１の反転出力を表す第９図Ｇに示すような
信号は高レベルを維持する。従つてこのチエ
ツクモード設定回路３１からの信号とデコー
ダ２３からの信号S1の反転出力およびアンド回路
２５からの信号S2で付勢されるアンド回路２８
は、信号とS2が高レベルであるもS1の反転出
力が低レベルであるのでゲートを開かず、もつて
その出力信号は第９図Ｈのように低レベルを維持
する。すなわちブロツクの最終ビツトすなわちＮ
−１ビツト目に同一パターン一致検出信号が発生
される場合はチエツクモード設定回路３０を付勢
してチエツクモードに入る必要はない。
次にＮカウンタ２２の内容がＮ−１ビツト以外
のとき例えば第１０図に示すように０ビツトのと
きにデコーダ１５の出力に第１０図Ｂに実線で示
すような同期パターン一致検出信号ＳIが得られ
ると上述と同様にしてアンド回路２５の出力側に
は第１０図Ｄに示すような狭幅の信号S2が出力さ
れる。
このタイミングではデコーダ２３の出力は第１
０図Ｃに示すように低レベルであり、もつてアン
ド回路２６の出力も第１０図Ｅに示すように低レ
ベルとなり、更にアンド回路２７の出力も第１０
図Ｆに示すように低レベルとなる。
一方アンド回路２８はＮカウンタ２２の内容が
Ｎ−１ビツト以外のときはインバータ３２で反転
されたデコーダ２３からの出力を受けると共にチ
エツクモード設定回路３１からの第１０図Ｇに示
すような反転出力を受けて付勢状態にあるの
で、このとき同期パターン一致検出信号ＳIに対
応したアンド回路２５からの信号S2が供給される
とその出力側に第１０図Ｈに示すような信号S5を
発生する。このアンド回路２８からの信号S5はチ
エツクモード設定回路３１に供給されてサーチモ
ードを設定すると共に、レジスタ３４に供給され
てこのときＮカウンタ２２の内容すなわち０ビツ
トをレジスタ３４に記憶させる。
また、第１０図に破線で示した各信号波形は、
Ｎカウンタ２２の内容がＮ−２ビツトの状態のと
き同期パターン一致検出信号ＳIが得られた場合
の各部の信号波形を示したものである。
このようにデコーダ１５からの同期パターン一
致検出信号ＳIおよびデコーダ２３からの信号S1
をそれぞれアンド回路２５および２６で狭幅の信
号に変換した後アンド回路２７および２８で処理
するようにしたので、ICの伝播遅延による論理
ヒゲの発生に起因する誤動作が避けられ、より正
確な同期信号抽出が可能となる。
上述の如く本実施例によれば、二つのモードす
なわちサーチモードとチエツクモードを設け、先
ずサーチモードで最初に得た同期パターン一致検
出信号を即ブロツク同期信号として導出すると共
に同期抽出作業中Ｎビツトからなるブロツクの最
終ビツト以外の所で同期パターン一致検出信号を
得るとそれまでの同期状態は誤同期の可能性があ
るのでチエツクモードに入り、このチエツクモー
ドで新しくより正確そうな同期信号を１ブロツク
（フレーム）の相関により得るようにしたので、
万一誤同期状態に陥つてもこれを速やかに検出し
て正しい同期状態を即座に、しかも確実に回復す
ることができ、もつて大規模な伝送誤差等を未然
に防止することができる。従つて特に実時間で連
続的に到来してくる情報を扱うような即応性を要
する情報処理機器、例えばDVTR等に用いて極め
て有用である。
第１１図は本発明の他の実施例を示すものであ
つて、上記実施例では同期パターン一致検出信号
は伝送されてくる同期パターンのビツト数とビツ
ト数が完全に一致したとき発生される場合に付い
て説明したが、本実施例では完全に一致しなくと
も誤りビツトが所定ビツト末満ならば一致と看做
して同期パターン一致検出信号を発生しようとす
るものである。
第１１図において、１４Ａおよび１４Ｂは連続
して供給されるデータ信号ＳDを端から所定ビツ
ト毎に分割した数に対応して設けられ、アドレス
信号を発生するためのシフトレジスタ、ROM１
およびROM２はシフトレジスタ１４Ａおよび１
４Ｂに対応して設けられたリード・オンリイ・メ
モリ、１５ＡはROM１およびROM２の出力に応
じて所望の同期パターン一致検出信号ＳIを導出
するためのデコーダであつて、こゝでは同期パタ
ーンが16ビツト、誤りビツトが３ビツトの場合を
例にとり説明する。
ROM１では同期パターンの後半の８ビツトパ
ターンと完全に一致がとれた場合A1出力、任意
の１ビツトだけ異なつている場合B1出力、任意
の２ビツトだけ異なつている場合C1出力を得る
ようにパターン化する。こゝでは８ビツト中 A1出力を出すコードの数：１ B1出力を出すコードの数：8C1＝８ C1出力を出すコードの数：8C2＝28 である。
ROM２についても、対象とするパターンが同
期パターンの前半８ビツトに変るだけで、同じ要
領でパターン化する。そしてROM１のA1、B1お
よびC1出力に対応するものとしてそれぞれA2、
B2およびC2を考える。
この場合16ビツト全体で不一致パターンが２ビ
ツトまでなら一致していると看做するわけだか
ら、同期パターン一致検出信号ＳIとすると、A1
〜C1およびA2〜C2の各出力を用いて次の論理式
が導かれる。
ＳI＝A1（A2＋B2＋C2）＋B1（A2＋B2）＋C1・A2＝A1・A2＋（A1・B2＋B1・A2） ＋（A1・C2＋B1・B2＋C1・A2） 上式の第１項は16ビツト完全一致が得られたと
き、第２項は１ビツトだけ不一致ビツトが存在す
るとき、第３項は２ビツトだけそれが存在すると
きの出力にそれぞれ対応している。
従つて上式に対応してデコーダ１５Ａを例えば
アンド回路やオア回路により論理構成して所望の
同期パターン一致検出信号ＳIを導出するように
すればよい。そしてその後の信号処理は第４図の
場合と同様にして行う。
このように本実施例では上記実施例の効果に加
えて更にデータ信号を遂次比較することによつて
瞬時的に同期パターン一致検出信号を発生するこ
とができ、もつて誤同期状態に陥つても直ちに正
しい同期状態を回復することができる。
なお上述の各実施例では本発明をDVTRに適用
した場合について説明したが、これに限定される
ことなく同様のデータ信号を扱うその他の信号処
理装置に用いてもよい。
また信号処理を行う論理回路も上述の構成に限
定されることなく、同様の信号が得られゝばその
他の論理構成により所望の信号を得るようにして
もよい。
【図面の簡単な説明】
第１図はDVTR用のデータフオーマツトを示す
略線図、第２図はDVTR用の再生系を示すブロツ
ク図、第３図は第２図の動作説明に供するための
信号波形図、第４図は本発明の一実施例を示す構
成図、第５図ないし第１０図は第４図の動作説明
に供するための信号波形図、第１１図は本発明の
他の実施例を示す構成図である。 １４はシフトレジスタ、１５はデコーダ、１６
および２０はＤ型フリツプフロツプ回路、１７，
２４，２５，２６，２７，２８および３６はアン
ド回路、１８および３０はオア回路、２２はＮカ
ウンタ、２３はデコーダ、３１はチエツクモード
設定回路、３４はレジスタ、３５は比較器であ
る。

Claims (1)

  1. 【特許請求の範囲】 １ ブロツク毎に所定のビツトパターンのブロツ
    ク同期信号を有するデータ信号から上記ブロツク
    同期信号を抽出して同期信号を出力するブロツク
    同期信号抽出回路において、 上記データ信号中より上記所定のビツトパター
    ンを検出してパターン一致出力を発生するパター
    ン検出回路と、 上記パターン一致出力の間隔を検出するパター
    ン間隔検出回路と、 上記同期信号を出力する同期信号出力回路とか
    らなり、 上記同期信号出力回路は上記同期信号を出力し
    てから上記ブロツクの長さに対応したビツト間隔
    経過後に次の同期信号を出力するとともに、上記
    同期信号が出力される時以外に上記パターン一致
    出力が得られ且つ次の上記パターン一致出力が得
    られるまでの間隔が上記ブロツクの長さに対応し
    たビツト間隔であることが上記パターン間隔検出
    回路により検出された時に上記同期信号を出力す
    ることを特徴とするブロツク同期信号抽出回路。
JP15388578A 1978-12-12 1978-12-12 Block synchronous signal extracting circuit Granted JPS5580867A (en)

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