JP3464558B2 - エンコード装置及び記憶装置 - Google Patents

エンコード装置及び記憶装置

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JP3464558B2
JP3464558B2 JP07676095A JP7676095A JP3464558B2 JP 3464558 B2 JP3464558 B2 JP 3464558B2 JP 07676095 A JP07676095 A JP 07676095A JP 7676095 A JP7676095 A JP 7676095A JP 3464558 B2 JP3464558 B2 JP 3464558B2
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    • G—PHYSICS
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    • G11B20/10—Digital recording or reproducing
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はエンコード装置及び記憶
装置に係り、特にマークエッジ記録方式で情報を記録す
る際に使用するエンコード装置及びこの様なエンコード
装置を用いた記憶装置に関する。
【０００２】従来の記録方式では、記録媒体に記録する
マークの中心部分がデータの値を表している。これに対
して、マークエッジ記録方式では、記録媒体に記録する
マークのエッジ部分がデータの値を表している。このた
め、マークエッジ記録方式によれば、より高密度で情報
を記録媒体に記録でき、特に光磁気ディスク等の光ディ
スクに適した記録方式として注目されている。
【０００３】
【従来の技術】光ディスクにマークエッジ記録方式で情
報を記録する場合の規格として、「Ｄａｔａ Ｉｎｔｅ
ｒｃｈａｎｇｅ ｏｎ ９０ ｍｍ Ｏｐｔｉｃａｌ
Ｄｉｓｋ Ｃａｒｔｒｉｄｇｅｓ」、ＩＳＯ／ＩＥＣ
ＪＴＣ １／ＳＣ ２３ Ｎ７０５、１．２３．０６
Ｄｒａｆｔ ２ Ｄｅｃ １９９４にて提案されている
規格がある。この規格の詳細な説明は省略するが、簡単
に説明すると、この規格によれば、光ディスク上の論理
トラックのセクタは０から順番に番号が付けられ、セク
タレイアウトは図１２に示すようになっている。
【０００４】図１２中、（ａ）はセクタのプリフォーマ
ットされたヘッダを示し、（ｂ）はユーザバイトが５１
２バイトの場合のセクタフォーマットを示し、（ｃ）は
ユーザバイトが２０４８バイトの場合のセクタフォーマ
ットを示す。図１２中、ＳＭはセクタの開始位置を示す
セクタマーク、ＶＦＯ１，ＶＦＯ２，ＶＦＯ３は夫々Ｖ
ＦＯ同期フィールド、ＡＭはＲＬＬ（１，７）と呼ばれ
るＲＬＬ（Ｒｕｎ−Ｌｅｎｇｔｈ Ｌｉｍｉｔｅｄ）コ
ードでは発生しないビットパターンを有するアドレスマ
ーク、ＩＤ１，ＩＤ２は夫々ＩＤフィールド、ＰＡはポ
ストアンブル、ＰＦＨはプリフォーマットされたヘッ
ダ、Ｇはギャップ、ＲＦは記録フィールド、Ｓは同期フ
ィールド、ＤＦはデータフィールド、Ｂはバッファフィ
ールドを示し、各フィールドの下に示す数字はバイト数
を表す。
【０００５】上記規格で用いられるＲＬＬ（１，７）変
調コードは、雑音に影響されにくく、光ディスクから情
報を再生する際のデータ検出マージンが大きく取れるの
で、従来の方式と比較すると有利である。他方、従来の
方式では、光ディスクに記録されたデータは微分検出を
行うため、論理値「１」の総和と論理値「０」の総和と
が極端に異なってもスライスレベルに対する悪影響はな
い。しかし、マークエッジ記録方式でＲＬＬ（２，７）
変調コードをパルス幅変調（ＰＷＭ）して記録する場合
には、データの論理値「１」の総和と論理値「０」の総
和とが極端に異なり「１」又は「０」の方向に発散する
こともあるため、非微分検出のＰＷＭ再生回路のスライ
スレベルに対し、データが変動してしまうという問題が
あった。
【０００６】
【発明が解決しようとする課題】マークエッジ記録方式
でＲＬＬ（１，７）変調コードを記録し、データの論理
値「１」の総和と論理値「０」の総和とが極端に異なる
と、１セクタ内において光ディスクからの再生信号の直
流成分の平均値が大きすぎたり小さすぎたりしてしま
う。この様な場合、再生信号を二値化する際に用いるス
ライスレベルを設定することが難しくなり、記録データ
を正確に再生することが困難になってしまうという問題
があった。
【０００７】上記規格では、リシンクバイトのパターン
を適切に切り替えることにより、セクタ内のデータフイ
ールドにおけるデータパターンの直流レベルの揺らぎ
（不安定さ）を極力少なくすることが提案されているも
のの、具体的な手段については未だ有効な手段が提案さ
れていなかった。
【０００８】そこで、本発明は、上記規格に適合し、任
意のデータに対して再生信号の直流成分を一定に保つこ
とでデータ再生時のスライスレベルマージンを大きくす
ることができ、データ再生の安定性及び信頼性を向上す
ることができ、データパターンの直流レベルの揺らぎを
最小値に抑えることのできるエンコード装置及び記憶装
置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の課題は、請求項１
記載の、記録媒体に記録するデータをエンコードするエ
ンコード装置において、直流成分を持つパターンを発生
する所定変調コードによりコーディングされたデータを
ＰＷＭデータに変換する際に、データフィールド内のデ
ータブロックに対して、リシンクパターンを有し該デー
タフィールド内でクロックスリップが発生した場合に同
期を取るためのリシンクバイトを挿入する第１の手段
と、該データブロックについて、ＰＷＭデータの論理値
「１」の個数と論理値「０」の個数の総計の差を表すＤ
ＳＶをリアルタイムで計算する第２の手段と、該ＤＳＶ
が最小となるようなリシンクパターンのリシンクバイト
を該データブロックに対して挿入するよう該第１の手段
を制御する第３の手段とを備え、各データブロックのエ
ンコードデータが確定した直後のリシンクパターンの期
間内に当該リシンクパターンを確定するエンコード装置
によって達成される。
【００１０】請求項２記載の発明では、請求項１記載の
発明において、前記第２の手段は、ＰＷＭデータの論理
値「１」の個数の総計をカウントする第１のカウンタ手
段と、ＰＷＭデータの論理値「０」の個数の総計をカウ
ントする第２のカウンタ手段と、該第１及び第２のカウ
ンタ手段の出力する総計の差からＤＳＶを求める加算手
段とを含む。
【００１１】請求項３記載の発明では、請求項２記載の
発明において、前記所定変調コードはＲＬＬ（１，７）
変調コードであり、前記第２の手段は、ＲＬＬ（１，
７）変調コードに変換されたリシンクバイトの第３ビッ
ト目以降で最後から５ビットより以前の所定番目のビッ
トのタイミングでその時点までのＤＳＶをラッチする。
【００１２】請求項４記載の発明では、請求項３記載の
発明において、前記加算手段は、ラッチ直後のＤＳＶに
リシンクバイト自身の持つＤＳＶを加算する加算部を含
む。請求項５記載の発明では、請求項４記載の発明にお
いて、前記加算部は、リシンクバイトの前記所定番目の
ビットにおけるＰＷＭデータの極性に依存して加算する
リシンクバイトのＤＳＶの極性を決定する。
【００１３】請求項６記載の発明では、請求項２記載の
発明において、前記第２のカウンタ手段のビット反転入
力のために加算値が「１」だけ減少することを防ぐため
に、前記加算手段のキャリィ入力端子に予め「１」をセ
ットしておく。請求項７記載の発明では、請求項２又は
６記載の発明において、前記第１のカウンタ手段は、Ｐ
ＷＭデータの論理値「１」の個数を第１のリシンクパタ
ーンを有するリシンクバイトが挿入された場合について
カウントする第１のカウンタと第２のリシンクパターン
を有するリシンクバイトが挿入された場合についてカウ
ントする第２のカウンタとからなり、前記第２のカウン
タ手段は、ＰＷＭデータの論理値「０」の個数を第１の
リシンクパターンを有するリシンクバイトが挿入された
場合についてカウントする第３のカウンタと第２のリシ
ンクパターンを有するリシンクバイトが挿入された場合
についてカウントする第４のカウンタとからなり、前記
加算手段は、該第１及び第３のカウンタの計数値の差か
らＤＳＶを求める第１の加算部と該第２及び第４のカウ
ンタの計数値の差からＤＳＶを求める第２の加算部とか
らなる。
【００１４】請求項８記載の発明では、請求項７記載の
発明において、前記加算手段は、前記第１の加算部の出
力するＤＳＶと前記第１のリシンクパターンを有するリ
シンクバイトのＤＳＶとを加算して該第１のリシンクパ
ターンのリシンクバイトを挿入されたＰＷＭデータに対
するＤＳＶを出力する第３の加算部と、前記第２の加算
部の出力するＤＳＶと前記第２のリシンクパターンを有
するリシンクバイトのＤＳＶとを加算して該第２のリシ
ンクパターンのリシンクバイトを挿入されたＰＷＭデー
タに対するＤＳＶを出力する第４の加算部とを更に備
え、該第３及び第４の加算部は夫々桁上がりビットをＤ
ＳＶの極性が正であるか負であるかを示す判定信号とし
て出力する。
【００１５】請求項９記載の発明では、請求項８記載の
発明において、前記第３の手段は、前記第３及び第４の
加算部の出力するＤＳＶ及び判定信号に基づいて絶対値
の小さい方のＤＳＶを選択出力する選択手段を備えてい
る。請求項１０記載の発明では、請求項９記載の発明に
おいて、前記選択手段は、前記第３及び第４の加算部の
出力するＤＳＶを夫々ＤＳＶ１，ＤＳＶ２とすると、Ｄ
ＳＶ１及びＤＳＶ２の絶対値が等しい場合、ＤＳＶ１＝
ＤＳＶ２であると前記第１のリシンクパターンを選択
し、ＤＳＶ１＞０、且つ、ＤＳＶ２＜０であると前記第
２のリシンクパターンを選択し、ＤＳＶ１＜０、且つ、
ＤＳＶ２＞０であると該第１のリシンクパターンを選択
する。
【００１６】請求項１１記載の発明では、請求項９記載
の発明において、前記第３の手段は、前記選択手段より
出力される絶対値の小さい方のＤＳＶをリシンクバイト
の所定ビット目のタイミングで前記第１〜第４のカウン
タにプリロードするプリロード手段を更に有する。
【００１７】請求項１２記載の発明では、請求項１１記
載の発明において、前記プリロード手段は、前記選択手
段が出力するＤＳＶが正の場合にはＤＳＶをそのまま前
記第１及び第２のカウンタにプリロードし、ＤＳＶが負
の場合にはＤＳＶを反転して前記第３及び第４のカウン
タにプリロードする。
【００１８】請求項１３記載の発明では、請求項１〜１
２のうちいずれか１項記載の発明において、前記第１の
手段は、前記第２の手段がリアルタイムでＤＳＶを計算
しているデータブロックより少なくともデータブロック
前のデータを一時的に格納する格納手段を備えている。
上記の課題は、請求項１４記載の、データをエンコード
して記録媒体に記録する記憶装置において、直流成分を
持つパターンを発生する所定変調コードによりコーディ
ングされたデータをＰＷＭデータに変換する際に、デー
タフィールド内のデータブロックに対して、リシンクパ
ターンを有し該データフィールド内でクロックスリップ
が発生した場合に同期を取るためのリシンクバイトを挿
入する第１の手段と、該データブロックについて、ＰＷ
Ｍデータの論理値「１」の個数と論理値「０」の個数の
総計の差を表すＤＳＶをリアルタイムで計算する第２の
手段と、該ＤＳＶが最小となるようなリシンクパターン
のリシンクバイトを該データブロックに対して挿入する
よう該第１の手段を制御する第３の手段と、該第１の手
段で得られたＰＷＭデータを記録媒体に記録する記録手
段とを備え、各データブロックのエンコードデータが確
定した直後のリシンクパターンの期間内に当該リシンク
パターンを確定する記憶装置によっても達成される。
【００１９】請求項１５記載の発明では、請求項１４記
載の発明において、前記第２の手段は、ＰＷＭデータの
論理値「１」の個数の総計をカウントする第１のカウン
タ手段と、ＰＷＭデータの論理値「０」の個数の総計を
カウントする第２のカウンタ手段と、該第１及び第２の
カウンタ手段の出力する総計の差からＤＳＶを求める加
算手段とを含む。
【００２０】請求項１６記載の発明では、請求項１５記
載の発明において、前記所定変調コードはＲＬＬ（１，
７）変調コードであり、前記第２の手段は、ＲＬＬ
（１，７）変調コードに変換されたリシンクバイトの第
３ビット目以降で最後から５ビットより以前の所定番目
のビットのタイミングでその時点までのＤＳＶをラッチ
する。
【００２１】請求項１７記載の発明では、請求項１６記
載の発明において、前記加算手段は、ラッチ直後のＤＳ
Ｖにリシンクバイト自身の持つＤＳＶを加算する加算部
を含む。請求項１８記載の発明では、請求項１７記載の
発明において、前記加算部は、リシンクバイトの前記所
定番目のビットにおけるＰＷＭデータの極性に依存して
加算するリシンクバイトのＤＳＶの極性を決定する。
【００２２】請求項１９記載の発明では、請求項１５記
載の発明において、前記第２のカウンタ手段のビット反
転入力のために加算値が「１」だけ減少することを防ぐ
ために、前記加算手段のキャリィ入力端子に予め「１」
をセットしておく。請求項２０記載の発明では、請求項
１５又は１９記載の発明において、前記第１のカウンタ
手段は、ＰＷＭデータの論理値「１」の個数を第１のリ
シンクパターンを有するリシンクバイトが挿入された場
合についてカウントする第１のカウンタと第２のリシン
クパターンを有するリシンクバイトが挿入された場合に
ついてカウントする第２のカウンタとからなり、前記第
２のカウンタ手段は、ＰＷＭデータの論理値「０」の個
数を第１のリシンクパターンを有するリシンクバイトが
挿入された場合についてカウントする第３のカウンタと
第２のリシンクパターンを有するリシンクバイトが挿入
された場合についてカウントする第４のカウンタとから
なり、前記加算手段は、該第１及び第３のカウンタの計
数値の差からＤＳＶを求める第１の加算部と該第２及び
第４のカウンタの計数値の差からＤＳＶを求める第２の
加算部とからなる。
【００２３】請求項２１記載の発明では、請求項２０記
載の発明において、前記加算手段は、前記第１の加算部
の出力するＤＳＶと前記第１のリシンクパターンを有す
るリシンクバイトのＤＳＶとを加算して該第１のリシン
クパターンのリシンクバイトを挿入されたＰＷＭデータ
に対するＤＳＶを出力する第３の加算部と、前記第２の
加算部の出力するＤＳＶと前記第２のリシンクパターン
を有するリシンクバイトのＤＳＶとを加算して該第２の
リシンクパターンのリシンクバイトを挿入されたＰＷＭ
データに対するＤＳＶを出力する第４の加算部とを更に
備え、該第３及び第４の加算部は夫々桁上がりビットを
ＤＳＶの極性が正であるか負であるかを示す判定信号と
して出力する。
【００２４】請求項２２記載の発明では、請求項２１記
載の発明において、前記第３の手段は、前記第３及び第
４の加算部の出力するＤＳＶ及び判定信号に基づいて絶
対値の小さい方のＤＳＶを選択出力する選択手段を備え
ている。請求項２３記載の発明では、請求項２２記載の
発明において、前記選択手段は、前記第３及び第４の加
算部の出力するＤＳＶを夫々ＤＳＶ１，ＤＳＶ２とする
と、ＤＳＶ１及びＤＳＶ２の絶対値が等しい場合、ＤＳ
Ｖ１＝ＤＳＶ２であると前記第１のリシンクパターンを
選択し、ＤＳＶ１＞０、且つ、ＤＳＶ２＜０であると前
記第２のリシンクパターンを選択し、ＤＳＶ１＜０、且
つ、ＤＳＶ２＞０であると該第１のリシンクパターンを
選択する。
【００２５】請求項２４記載の発明では、請求項２２記
載の発明において、前記第３の手段は、前記選択手段よ
り出力される絶対値の小さい方のＤＳＶをリシンクバイ
トの所定ビット目のタイミングで前記第１〜第４のカウ
ンタにプリロードするプリロード手段を更に有する。
【００２６】請求項２５記載の発明では、請求項２４記
載の発明において、前記プリロード手段は、前記選択手
段が出力するＤＳＶが正の場合にはＤＳＶをそのまま前
記第１及び第２のカウンタにプリロードし、ＤＳＶが負
の場合にはＤＳＶを反転して前記第３及び第４のカウン
タにプリロードする。
【００２７】請求項２６記載の発明では、請求項１４〜
２５のうちいずれか１項記載の発明において、前記第１
の手段は、前記第２の手段がリアルタイムでＤＳＶを計
算しているデータブロックより少なくとも１データブロ
ック前のデータを一時的に格納する格納手段を備えてい
る。
【００２８】
【作用】請求項１記載の発明によれば、ＤＳＶを最小に
するようにリシンクバイトのリシンクパターンを選択す
る際に、ＤＳＶをハードウェアにより計算することがで
きる。従って、上記規格に適合し、任意のデータに対し
て再生信号の直流成分を一定に保つことでデータ再生時
のスライスレベルマージンを大きくすることができ、デ
ータ再生の安定性及び信頼性を向上することができる、
データパターンの直流レベルの揺らぎを最小値に抑える
ことが可能となる。
【００２９】請求項２記載の発明によれば、比較的簡単
な回路で高速にＤＳＶを計算することができる。請求項
３記載の発明によれば、各データブロックの最終バイト
の次に付加するリシンクバイトの部分では、ＲＬＬ
（１，７）変調コードでコーディングされたリシンクバ
イトの所定番目のビットの位置で直前のデータのエンコ
ードが確定するので、この時点までのＤＳＶをこの所定
番目のビットの位置でラッチすることができる。
【００３０】請求項４記載の発明によれば、リシンクバ
イト自身が持つＤＳＶは予め決定しておりリアルタイム
で計算する必要もないので、時間の制約が長い加算処理
を行うことができる。請求項５記載の発明によれば、判
定信号を用いてリシンクバイトのＤＳＶを加算するべき
か減算するべきかを判定することができる。
【００３１】請求項６記載の発明によれば、加算部のビ
ット反転入力により加算値が「１」だけ減少することを
防止できる。請求項７記載の発明によれば、２種類のリ
シンクパターンについてＤＳＶを独立に同時に計算する
ことができるので、ＤＳＶを高速に計算可能である。
【００３２】請求項８記載の発明によれば、桁上がりビ
ットを用いてＤＳＶの絶対値を容易に求めることが可能
となる。請求項９記載の発明によれば、簡単な回路によ
り絶対値の小さい方のＤＳＶを求めることができる。
【００３３】請求項１０記載の発明によれば、ＤＳＶの
絶対値が等しくても、選択するべきリシンクパターンを
決定できる。請求項１１記載の発明によれば、適切なタ
イミングで小さい方のＤＳＶをカウンタへプリロードで
きる。
【００３４】請求項１２記載の発明によれば、正しいＰ
ＷＭデータが得られるようにカウンタへのプリロードを
行うことができる。請求項１３記載の発明によれば、記
録媒体への書き込みが開始されるまでの間に１データブ
ロック前のＤＳＶを計算して現在の１データブロックの
ＤＳＶを最小とするリシンクバイトのリシンクパターン
を決定することができる。
【００３５】請求項１４記載の発明によれば、ＤＳＶを
最小にするようにリシンクバイトのリシンクパターンを
選択する際に、ＤＳＶをハードウェアにより計算するこ
とができる。従って、上記規格に適合し、任意のデータ
に対して再生信号の直流成分を一定に保つことでデータ
再生時のスライスレベルマージンを大きくすることがで
き、データ再生の安定性及び信頼性を向上することがで
き、データパターンの直流レベルの揺らぎを最小値に抑
えることが可能となる。
【００３６】請求項１５記載の発明によれば、比較的簡
単な回路で高速にＤＳＶを計算することができる。請求
項１６記載の発明によれば、各データブロックの最終バ
イトの次に付加するリシンクバイトの部分では、ＲＬＬ
（１，７）変調コードでコーディングされたリシンクバ
イトの所定番目のビットの位置で直前のデータのエンコ
ードが確定するので、この時点までのＤＳＶをこの所定
番目のビットの位置でラッチすることができる。
【００３７】請求項１７記載の発明によれば、リシンク
バイト自身が持つＤＳＶは予め決定しておりリアルタイ
ムで計算する必要もないので、時間の制約が長い加算処
理を行うことができる。請求項１８記載の発明によれ
ば、判定信号を用いてリシンクバイトのＤＳＶを加算す
るべきか減算するべきかを判定することができる。
【００３８】請求項１９記載の発明によれば、加算部の
ビット反転入力により加算値が「１」だけ減少すること
を防止できる。請求項２０記載の発明によれば、２種類
のリシンクパターンについてＤＳＶを独立に同時に計算
することができるので、ＤＳＶを高速に計算可能であ
る。
【００３９】請求項２１記載の発明によれば、桁上がり
ビットを用いてＤＳＶの絶対値を容易に求めることが可
能となる。請求項２２記載の発明によれば、簡単な回路
により絶対値の小さい方のＤＳＶを求めることができ
る。
【００４０】請求項２３記載の発明によれば、ＤＳＶの
絶対値が等しくても、選択するべきリシンクパターンを
決定できる。請求項２４記載の発明によれば、適切なタ
イミングで小さい方のＤＳＶをカウンタへプリロードで
きる。
【００４１】請求項２５記載の発明によれば、正しいＰ
ＷＭデータが得られるようにカウンタへのプリロードを
行うことができる。請求項２６記載の発明によれば、光
ディスクへの書き込みが開始されるまでの間に１データ
ブロック前のＤＳＶを計算して現在の１データブロック
のＤＳＶを最小とするリシンクバイトのリシンクパター
ンを決定することができる。
【００４２】従って、本発明によれば、上記規格に適合
し、任意のデータに対して再生信号の直流成分を一定に
保つことでデータ再生時のスライスレベルマージンを大
きくすることができ、データ再生の安定性及び信頼性を
向上することができ、データパターンの直流レベルの揺
らぎを最小値に抑えることが可能となる。
【００４３】
【実施例】上記規格によれば、データフィールドＤＦは
ユーザが自由にデータを書き込めるユーザデータバイト
と、誤り検出に使用されるＣＲＣ（Ｃｙｃｌｉｃ Ｒｅ
ｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）コードが書かれるＣＲ
Ｃバイトと、誤り訂正に使用されるＥＣＣ（Ｅｒｒｏｒ
Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）コードが書かれるＥ
ＣＣバイトと、リシンクバイトとからなる。リシンクバ
イトは、データフィールドＤＦ内で大きな欠陥等による
クロックスリップが発生した場合に同期を取り直してユ
ーザデータ内で誤りが広がることを防止するために設け
られている。リシンクバイトは、２バイト分のチャネル
ビットからなる次のいずれかのリシンクパターンを有
し、Ｘ及びＹは直前又は直後のデータパターンに基づい
て「０」又は「１」に設定される。これらのリシンクバ
イトのパターンは、ＲＬＬ（１，７）変調コードでは発
生しない２種類のパターンＲＳＡ，ＲＳＢとなってい
る。
【００４４】 ＲＳＡ： ０Ｘ０ １００ ０００ ００１ ０００ ０００ １００ ００Ｙ ＲＳＢ： ０Ｘ０ １００ ０００ ００１ ０００ ０００ １０１ ００Ｙ 光ディスク上のフォーマットされた領域に全てのデータ
を記録するのに使用されるＲＬＬ（１，７）変調コード
は、図１に示すように定義される。図１は入力ビットが
チャネルビットに変換される様子を示し、同図中、「ｎ
ｏｔ ００」は「０１」、「１０」又は「１１」である
ことを示し、「Ｘ」は値が「０」又は「１」であること
を示す。ＲＬＬ（１，７）変調コーディング（符号化）
は、変換するべきフィールドの最初のバイトの最初のビ
ットから開始され、リシンク領域の後は、コーディング
がリシンクバイトの最後の２つの入力ビットから再開さ
れる。
【００４５】データフィールドＤＦ内での記録は、図２
及び図３に示す順序で行われる。図２は、セクタが５１
２バイトからなりＥＣＣが５インターリーブを用いる場
合を示し、図３は、セクタが２０４８バイトからなりＥ
ＣＣが２０インターリーブを用いる場合を示す。図２及
び図３中、記録は左から右へ、且つ、上から下へ行われ
る。又、ＳＢはシンクバイト、Ｄはユーザバイト、ＲＳ
はリシンクバイト、ＣはＣＲＣ用のチェックバイト、Ｅ
はＥＣＣ用のチェックバイト、ＦｍはＦＦバイトを示
す。
【００４６】従って、図２の場合には、最初の１０４行
が列０〜４にユーザバイト、４つのＦＦバイト及び４つ
のＣＲＣ用のチェックバイトを含み、次の１６行はＥＣ
Ｃ用のチェックバイトのみを含む。又、図３の場合に
は、最初の１０３行が列０〜１９にユーザバイト、８つ
のＦＦバイト及び４つのＣＲＣ用のチェックバイトを含
み、次の１６行はＥＣＣ用のチェックバイトのみを含
む。
【００４７】ところで、上記規格によれば、セクタ内の
データフイールドにおけるデータパターンの直流レベル
の揺らぎを極力少なくするために、リシンクバイトのパ
ターン中、「１」の総数は奇数から偶数又は偶数から奇
数に切替可能である。つまり、上記２種類のリシンクバ
イトのパターンＲＳＡ，ＲＳＢのうち、直流レベルの揺
らぎを最小値に抑えることのできるパターンが選択され
る。
【００４８】どちらのパターンのリシンクバイトを使用
するかは、次のように決定される。先ず、ＰＰＭ（Ｐｕ
ｌｓｅ Ｐｏｓｉｔｉｏｎ Ｍｏｄｕｌａｔｉｏｎ）デー
タで表されるチャネルビットを、処理を簡単にするため
にＰＷＭデータに変換する。例えば、ＰＰＭデータ
が「．．．００１０１０００１００１０．．．」であれ
ば、「．．．００１１００００１１１００．．．」なる
ＰＷＭデータに変換される。次に、ＰＷＭデータの論理
値「０」を「−１」とみなし、論理値「１」を「＋１」
とみなして、ＰＷＭデータの論理値「１」の個数と論理
値「０」の個数との総計の差であるＤＳＶ（Ｄｉｇｉｔ
ａｌ Ｓｕｍ Ｖａｌｕｅ）を計算する。図４は、上記
例におけるＰＰＭデータ及びＰＷＭデータと光ディスク
上に記録されるマークとの関係を示す図であり、この場
合のＤＳＶｍはＤＳＶｍ＝（＋５−４＋８−５．．．）
から計算される。光ディスクへの記録時に、このＤＳＶ
ｍが最小であればデータパターンの直流レベルの揺らぎ
が最小値に抑えられる。
【００４９】リシンク領域は、２つの部分（ＲＳ‖ＩＮ
Ｖ）に分割され、これらの分割部分はＰＰＭデータで次
の式により定義される。 ＲＳ＝０Ｘ０１０００００００１００００００１０ ＩＮＶ＝００Ｙ（ＩＮＶ１）又は１００Ｙ（ＩＮＶ２） 又、ユーザデータは、ｍ＝１〜Ｎ、１０２４バイトのセ
クタの場合のＮをＮ＝３９、５１２バイトのセクタの場
合のＮをＮ＝３０とすると、次の式で定義される。
【００５０】ＶＦＯ３‖ＳＹＮＣ‖Ｂ０‖ＲＳ１‖ＩＮ
Ｖ１（又はＩＮＶ２）‖Ｂ１‖ＲＳ２‖．．．‖ＩＮＶ
１（又はＩＮＶ２）‖Ｂｍ‖ＲＳｍ＋１‖．．．‖ＩＮ
Ｖ１（又はＩＮＶ２）‖ＢＮ 関数ＤＳＶ（ｚ）は、ＰＰＭデータ列である引き数
（ｚ）が、引き数（ｚ）のデータの直前のＰＷＭデータ
の最後のＰＷＭ状態に基づいたＰＷＭデータの和となる
ように定義される。
【００５１】又、ＩＮＶ１又はＩＮＶ２は、以下のアル
ゴリズムを用いてｍステップで選択される。 Ｐ０＝ＤＳＶ（ＶＦＯ３‖ＳＹＮＣ‖Ｂ０‖ＲＳ１） Ｐｍ＝Ｐｍ−１＋ＤＳＶ（ＩＮＶ１‖Ｂｍ‖ＲＳｍ＋
１） 又はＰｍ＝Ｐｍ−１＋ＤＳＶ（ＩＮＶ２‖Ｂｍ‖ＲＳｍ
＋１） ｜Ｐｍ｜が最小となるようにＩＮＶ１又はＩＮＶ２を選
択 ＰＮ＝ＰＮ−１＋ＤＳＶ（ＩＮＶ１‖ＢＮ） 又はＰＮ＝ＰＮ−１＋ＤＳＶ（ＩＮＶ２‖ＢＮ） ｜ＰＮ｜が最小となるようにＩＮＶ１又はＩＮＶ２を選
択 上記のアルゴリズムに従った処理は、１０２４バイトの
セクタの場合のＮをＮ＝３９、５１２バイトのセクタの
場合のＮをＮ＝３０とすると、ｍ＝１〜Ｎについて繰り
返される。｜Ｐｍ｜がどちらのリシンクパターンＲＳ
Ａ，ＲＳＢでも同じ値となれば、上記リシンクパターン
ＲＳＡ，ＲＳＢのうち最初の方のパターンＲＳＡが選択
される。上記の如く、ＲＬＬ（１，７）変調コードをＰ
ＷＭデータに変換する際に、データブロックとデータブ
ロックとの間のリシンクバイトのリシンクパターンに含
まれる「１」の個数によって、後続のデータブロックに
おけるＰＷＭデータの「１」の部分と「０」の部分とが
反転する。従って、上記規格では、この性質を利用して
セクタ内のデータフイールドにおけるデータパターンの
直流レベルの揺らぎを極力少なくすることができる。
【００５２】つまり、例えばＮＲＺデータで「５９６」
の繰り返しパターン、即ち、ＲＬＬ（１，７）変調コー
ドで１Ｔ／６Ｔパターンの繰り返しである「．．．０１
０１００００００１０１００００００１０１０００００
０１０１００００００．．．」のようなパターンの場
合、リシンクバイト部分でＰＷＭデータを反転させるこ
とでデータパターンの直流レベルの揺らぎを効果的に抑
制することができる。
【００５３】上記の如きＤＳＶの計算を、ソフトウェア
により行うことが考えられる。しかし、ソフトウェアに
より計算を行う場合には、特定のセクタの前のセクタに
おいてＤＳＶの計算を終了しておく必要があり、計算を
行うマイクロプロセッサ（ＭＰＵ）等の負荷が大きく、
ソフトウェアの計算速度を考慮するとＤＳＶの計算をリ
アルタイムに行うことは難しい。又、ＭＰＵ等がＤＳＶ
の計算を行っている間は、ＭＰＵ等に他の処理を行わせ
ることはできず、他の処理が待ち状態となってしまう。
このため、ＤＳＶの計算をソフトウェアで行うことは、
あまり現実的ではない。
【００５４】そこで、本発明では、ＤＳＶの計算をハー
ドウェアにより行うことで、ＤＳＶの計算をリアルタイ
ムに行うことを可能とする。又、このハードウェアによ
るＤＳＶの計算結果を用いて、ＤＳＶが最小となるよう
なリシンクパターンを選択して生成し、光ディスクに記
録するデータに挿入することにより、データ再生時の安
定性及び信頼性を向上する。
【００５５】図５は、本発明になる記憶装置の一実施例
の概略構成を示すブロック図である。本実施例では、本
発明が光ディスク装置に適用されている。同図中、光デ
ィスク装置は、ＳＣＳｉプロトコルコントローラ（ＳＰ
Ｃ）１、データバッファ２、フォーマッタ（ＦＭＴ）
３、ＭＰＵ４、ＥＣＣプロセッサ（ＥＣＣＰ）５、エン
コーダ／デコーダ６、レーザダイオード（ＬＤ）制御部
７、ＬＤ８ａ及びフォトダイオード（ＰＤ）８ｂを有す
る光学ヘッド８、光ディスク１０を回転させるスピンド
ルモータ９、リードアンプ１２、ＶＦＯ（ＰＬＬ）１
３，１４及び制御回路１５からなる。
【００５６】ＳＰＣ１はＳＣＳｉインタフェースを介し
てパーソナルコンピュータやワークステーション等のホ
スト装置（図示せず）に接続されており、ＳＣＳｉプロ
トコルを制御する。ＳＰＣ１は、ホスト装置からのデー
タをデータバッファ２へ転送したり、データバッファ２
からのデータをホスト装置へ転送したりする。ＭＰＵ４
は、ＳＰＣ１からのコマンドを解析してデータの転送を
指示すると共に、光学ヘッド８が光ディスク１０上の所
望の記録位置を走査するように、制御回路１５を介して
光ディスク装置のヘッド駆動部（図示せず）やスピンド
ルモータ駆動部（図示せず）等の各種駆動部を制御す
る。又、ＭＰＵ４は、データバッファ２内の光ディスク
１０上に記録するべきデータを送出するようにＦＭＴ３
を制御する。ＥＣＣＰ５は、光ディスク１０上に記録す
るべきデータにＥＣＣコードを付加する。
【００５７】エンコーダ／デコーダ６は、ＥＣＣＰ５を
介して得られるデータをエンコード（符号化）し、ＬＤ
制御部７を介して光学ヘッド８のＬＤ８ａに供給される
ＬＤ電流を制御する。エンコードには２つの段階があ
り、先ずデータがＲＬＬ（１，７）変調コードにエンコ
ードされ、次にＲＬＬ（１，７）変調コードがＰＷＭデ
ータにエンコード（変換）される。ＬＤ８ａから出射さ
れるレーザビームは、光ディスク１０上に照射されてデ
ータを表すマークとして記録される。
【００５８】他方、光学ヘッド８のＰＤ８ｂが光ディス
ク１０から受光したレーザビームは、電流に変換され、
リードアンプ１２により増幅されて二値信号に変換され
てからＶＦＯ１３，１４に供給される。ＶＦＯ１３，１
４からの再生データは、エンコーダ／デコーダ６により
デコード（復号化）される。
【００５９】本発明になる光ディスク装置は、図５中、
エンコーダ／デコーダ６に特徴があるものであり、その
他の部分には例えば公知の回路等を用いることが可能で
ある。例えば、ＳＰＣ１、ＦＭＴ３及びＥＣＣＰ５から
なる部分は、ＭＢ８６５０６なる半導体チップで実現可
能であり、ＭＰＵ４は６８３０２なる半導体チップで実
現可能である。
【００６０】図６は、エンコーダ／デコーダ６の一実施
例を示すブロック図である。同図中、半導体チップ２０
は、図５に示すＳＰＣ１、ＦＭＴ３及びＥＣＣＰ５から
なる半導体チップ（フォーマッタＥＣＣＰ）ＭＢ８６５
０６である。エンコーダ／デコーダ６のエンコーダ部分
は、ＶＦＯレジスタ２１、シンクバイトレジスタ２２、
ＲＡＭ等のデータバッファ２３、マルチプレクサ２４、
エンコーダ２５、パラレル・シリアル（Ｐ／Ｓ）変換器
２６、エンコーダ２７、リシンクパターン生成部２８、
リシンクパターン挿入部２９、ＤＳＶ計算回路３０、ラ
イトシーケンスカウンタ３１、マルチプレクサ３２及び
パルス列生成部３３からなる。上記エンコーダ／デコー
ダ６のエンコーダ部分は、本発明になるエンコード装置
の一実施例に対応する。
【００６１】ライトシーケンスカウンタ３１は、チャネ
ルビットクロックやバイトクロック等のクロック信号に
基づいて各種タイミング信号を生成して、エンコーダ／
デコーダ６内の各部の動作タイミングを制御する。１チ
ャネルビットクロックは、ＲＬＬ（１，７）変調コード
のデータの１ビットに対応する。又、バイトクロック
は、本実施例ではチャネルビットクロックを１２分周し
たクロックである。
【００６２】ＶＦＯレジスタ２１はＶＦＯ同期フィール
ドに書き込まれるＶＦＯパターンを格納し、シンクバイ
トレジスタ２２は同期フィールドに書き込まれるシンク
バイトを格納する。データバッファ２３はＰ／Ｓ変換器
２６を介して得られる半導体チップ２０からの２０〜３
２バイトのデータ、即ち、少なくとも１データブロック
分のデータを格納する。現在のデータブロックのＤＳＶ
は、上記の如く前のデータブロックのリシンクバイトを
用いて予め計算しておく必要があるので、本実施例では
データをエンコーダ２７に供給する１データブロック前
にデータがデータバッファ２３に供給され、１データブ
ロック遅らせてから、つまり、ＤＳＶの計算結果がＤＳ
Ｖ計算回路３０から得られてからデータをデータバッフ
ァ２３から読み出す。データバッファ２３からのデータ
の読み出しタイミングは、ライトシーケンスカウンタ３
１からのリードタイミング信号に基づいて制御される。
ＶＦＯレジスタ２１からのＶＦＯパターンと、シンクバ
イトレジスタ２２からのシンクバイトと、データバッフ
ァ２３からのデータは、マルチプレクサ２４により多重
化され、エンコーダ２５によりＲＬＬ（１，７）変調コ
ードにエンコードされる。この際、エンコーダ２５は、
後述するＤＳＶ計算回路３０から得られるＤＳＶを最小
とするリシンクパターンを、ライトシーケンスカウンタ
３１からの挿入タイミング信号に基づいたタイミングで
挿入する。エンコーダ２５から出力されるＲＬＬ（１，
７）変調コードは、後述するマルチプレクサ３２へ供給
される。
【００６３】尚、本実施例におけるデータバッファ２３
のバイト数は、図５に示すＭＰＵ４から任意に変更可能
である。エンコーダ２５に供給されるリシンクパターン
ＲＳＡ又はＲＳＢは、リシンクパターン生成部２８から
リシンクパターン挿入部２９及びＤＳＶ計算回路３０を
介して供給しても、シンクバイトレジスタ２２にリシン
クパターンＲＳＡ，ＲＳＢを格納しておいてマルチプレ
クサ２４を介して供給する方法を取っても良い。
【００６４】他方、Ｐ／Ｓ変換器２６からのデータは、
エンコーダ２７によりＲＬＬ（１，７）変調コードにエ
ンコードされ、リシンクパターン挿入部２９へ供給され
る。リシンクパターン生成部２８は、ライトシーケンス
カウンタ３１からのタイミング信号に基づいて上記２種
類のリシンクパターンＲＳＡ，ＲＳＢを生成し、リシン
クパターン挿入部２９へ供給する。リシンクパターン挿
入部２９は、リシンクパターンＲＳＡ，ＲＳＢをＲＬＬ
（１，７）変調コードに挿入し、ＤＳＶ計算回路３０は
リシンクパターン挿入部２９からのＲＬＬ（１，７）変
調コードに基づいて、ライトシーケンスカウンタ３１か
らのタイミング信号に応答してＤＳＶを各リシンクパタ
ーンＲＳＡ，ＲＳＢについて計算する。又、ＤＳＶ計算
回路３０は、ＤＳＶが最小となる方のリシンクパターン
を上記エンコーダ２５に供給する。
【００６５】マルチプレクサ３２には、エンコーダ２４
からのＲＬＬ（１，７）変調コード及びＩＤフォーマッ
タ（図示せず）からのフォーマットコードが供給され
る。パルス列生成部３３は、ＲＬＬ（１，７）モードの
他に、例えばＲＬＬ（２，７）モード、イレーズ（消
去）モード及びＩＤフォーマットモードを有する。ＲＬ
Ｌ（１，７）モードの場合、パルス列生成部３３は、記
録の先頭部分では３Ｔ／２幅のライトパルスをＬＤ８ａ
のライトパワーＰｗ１に対応するレベルで出力し、記録
の終了部分では１Ｔ幅だけＬＤ８ａのライトパワーを０
にする。又、２Ｔ以上のライトデータに対しては、Ｔ／
２幅でＬＤ８ａのライトパワーＰｗ２に対応するレベル
のパルス列を追加する。尚、パルス列生成部３３の他の
モードは本発明とは直接関係がないので、これらの他の
モードの説明は省略する。
【００６６】図７は、光ディスク１０上に記録されるパ
ターンが最密（１Ｔ）パターンである場合のチャネルビ
ットクロック１７ＷＣＣと、データ列１７ＷＤＴと、光
ディスク１０上のマークのドメインと、パルス列生成部
３３の出力レベルとの関係を示す図である。この場合、
ライトパルスの後半に付加されるパルス列は存在せず、
ライトパワーはＰａ及びＰｗ１のみに左右される。
【００６７】図８は、光ディスク１０上に記録されるパ
ターンが２Ｔパターンである場合のチャネルビットクロ
ック１７ＷＣＣと、データ列１７ＷＤＴと、光ディスク
１０上のマークのドメインと、パルス列生成部３３の出
力レベルとの関係を示す図である。この場合、ライトパ
ルスの後半に付加されるパルス列は存在せず、ライトパ
ワーはＰａ、Ｐｗ１及びＰｗ２に左右される。
【００６８】図９は、光ディスク１０上に記録されるパ
ターンがＲＬＬ（１，７）変調コードの最粗（７Ｔ）パ
ターンである場合のチャネルビットクロック１７ＷＣＣ
と、データ列１７ＷＤＴと、光ディスク１０上のマーク
のドメインと、パルス列生成部３３の出力レベルとの関
係を示す図である。この場合、ライトパルスの後半に付
加されるパルス列が存在し、ライトパワーはＰａ、Ｐｗ
１及びＰｗ２に左右される。
【００６９】図１０は、ＤＳＶ計算回路３０の一実施例
を示すブロック図である。同図中、ＤＳＶ計算回路３０
は、入力部４１、カウント部４２、ＤＳＶ計算部４３、
ＤＳＶ選択部４４及びプリロード部４５からなる。図１
１は、図１０に示すＤＳＶ計算回路３０の構成をより詳
細に示すブロック図である。図１１中、入力部４１は、
ＪＫフリップフロップ４１１，４１２からなる。カウン
ト部４２は、カウンタ４２１〜４２４とＤフリップフロ
ップ４２５〜４２８とからなる。ＤＳＶ計算部４３は、
加算器４３１〜４３４からなる。ＤＳＶ選択部４４は、
絶対値回路４４１，４４２と、比較器４４３と、マルチ
プレクサ４４４とからなる。又、プリロード部４５は、
プリロード回路４５１からなる。
【００７０】尚、リシンクパターン挿入部２９は、マル
チプレクサ２９１，２９２からなる。マルチプレクサ２
９１には、図６に示すエンコーダ２７からのＲＬＬ
（１，７）変調コードとリシンクパターン生成部２８か
らの一方のリシンクパターンＲＳＡが供給される。マル
チプレクサ２９２には、エンコーダ２７からのＲＬＬ
（１，７）変調コードとリシンクパターン生成部２８か
らの他方のリシンクパターンＲＳＢが供給される。
【００７１】従って、入力部４１のＪＫフリップフロッ
プ４１１のＪ入力端子及びＫ入力端子には、ＲＬＬ
（１，７）変調コードに変換されたデータ列１７ＷＤＴ
が入力され、クロック入力端子にはチャネルビットクロ
ック１７ＷＣＣが入力される。同様に、ＪＫフリップフ
ロップ４１２のＪ入力端子及びＫ入力端子には、ＲＬＬ
（１，７）変調コードに変換されたデータ列１７ＷＤＴ
が入力され、クロック入力端子にはチャネルビットクロ
ック１７ＷＣＣが入力される。これにより、入力部４１
は、データ列１７ＷＤＴをチャネルビットクロック１７
ＷＣＣでラッチしてデータの同期を取る。次に、ＪＫフ
リップフロップ４１１，４１２でチャネルビットクロッ
ク１７ＷＣＣをトグルさせて、マークエッジ記録のため
のＰＷＭデータ（ライトパルス）を生成する。ＰＷＭデ
ータは、カウント部４２の各カウンタ４２１〜４２４の
イネーブル入力端子ＥＮに入力されるが、カウンタ４２
２，４２４についてはＰＷＭデータが反転されてからイ
ネーブル入力端子ＥＮに入力される。
【００７２】尚、図１１中、入力部４１、カウント部４
２、ＤＳＶ計算部４３及びプリロード部４５の大略上半
分がリシンクパターンＲＳＡを挿入する回路部分であ
り、下半分がリシンクパターンＲＳＢを挿入する回路部
分である。入力部４１からのＰＷＭデータは、カウント
部４２の各カウンタ４２１〜４２４のイネーブル入力端
子ＥＮに入力されるが、カウンタ４２２，４２４につい
てはＰＷＭデータが反転されてからイネーブル入力端子
ＥＮに入力される。又、カウンタ４２１〜４２４のロー
ド入力端子ＬＤには、図６に示すライトシーケンスカウ
ンタ３１からのプリロードパルスＣＣ３Ｆが反転して入
力される。更に、カウンタ４２１〜４２４のロード値入
力端子には、後述するプリロード部４５からのロード値
が入力される。
【００７３】カウント部４２は、ＰＷＭデータの「１」
の部分と「０」の部分とを独立にカウントする。つま
り、カウンタ４２１はＰＷＭデータの「１」の部分をカ
ウントし、カウンタ４２２はＰＷＭデータの「０」の部
分をカウントして、夫々の部分の長さを計測する。同様
に、カウンタ４２３はＰＷＭデータの「１」の部分をカ
ウントし、カウンタ４２４はＰＷＭデータの「０」の部
分をカウントして、夫々の部分の長さを計測する。カウ
ンタ４２１〜４２４の出力は対応するフリップフロップ
４２５〜５２８へ入力され、例えばリシンクバイトの第
３ビット目でアクティブとなるラッチクロックＬＴＨに
よりラッチされる。これにより、ここまでのＤＳＶを保
存することができる。
【００７４】尚、ラッチクロックＬＴＨは、ライトシー
ケンスカウンタ３１から供給されるが、アクティブとな
るタイミングはリシンクバイトの第３ビット目以降で、
且つ、リシンクバイトの最終ビットより５ビット以前で
あれば良い。このように、ＤＳＶをラッチするタイミン
グを、図６に示すエンコーダ２７で値が確定した後ので
きるだけ早い時期又は直後に設定することで、ＤＳＶ計
算を開始するタイミングを最大限早くすることが可能と
なり、ＤＳＶ計算のための時間を確実に確保することが
できる。
【００７５】フリップフロップ４２５の出力及びフリッ
プフロップ４２６の反転出力は、夫々ＤＳＶ計算部４３
の加算器４３１に入力される。これにより、ラッチされ
たＰＷＭデータの「１」の部分と「０」の部分との差が
であるＤＳＶが計算される。又、フリップフロップ４２
７の出力及びフリップフロップ４２８の反転出力は、夫
々ＤＳＶ計算部４３の加算器４３２に入力される。従っ
て、ラッチされたＰＷＭデータの「１」の部分と「０」
の部分との差であるＤＳＶが計算される。
【００７６】尚、本実施例では、加算器４３１，４３２
のキャリィ入力端子ＣＹに「１」を入力することで、カ
ウント部４２のカウンタ４２２，４２４のビット反転入
力のために加算値が「１」だけ減少してしまう加算時の
誤差を補正している。又、リシンクパターンＲＳＡを有
するリシンクバイトの第２１ビット目に「１」を挿入す
ればリシンクパターンＲＳＢが生成できるので、リシン
クパターンＲＳＡ，ＲＳＢを有するリシンクバイトの第
２０ビット目までのＤＳＶは同じである。このため、こ
こまでのリシンクパターンの持つＤＳＶが２系統とも同
じであることを利用し、最初はプリロードパルスＣＣ３
Ｆがカウンタ４２１〜４２４のロード入力端子ＬＤに入
力されるが、その後はプリロード部４５からのロード値
を入力することにより、そのＤＳＶをラッチした直後に
加算器４３１，４３２で加算する。
【００７７】加算器４３１が出力するＤＳＶは、加算器
４３３にてリシンクパターンＲＳＡのＤＳＶと加算され
る。同様に、加算器４３２が出力するＤＳＶは、加算器
４３４にてリシンクパターンＲＳＢのＤＳＶと加算され
る。リシンクパターンＲＳＡ，ＲＳＢのＤＳＶは夫々±
３であり、リシンクパターンＲＳＡ，ＲＳＢのＤＳＶ
は、予めＤＳＶをカウント部４２においてラッチする前
のＰＷＭデータの状態に応じて選択される。本実施例で
は、リシンクバイトの第３ビット目でラッチされたＰＷ
Ｍデータが正であれば、リシンクパターンＲＳＡ，ＲＳ
ＢのＤＳＶは正である。これにより、加算器４３３から
はリシンクパターンＲＳＡが挿入されたＰＷＭデータに
対するＤＳＶが出力され、加算器４３４からはリシンク
パターンＲＳＢが挿入されたＰＷＭデータに対するＤＳ
Ｖが出力される。
【００７８】尚、加算器４３３，４３４の桁上がりビッ
トは、ＤＳＶが正であるか負であるかを判定するための
ビットとして使用される。例えば、桁上がりビットが
「１」の場合には、加算器４３３，４３４の出力するＤ
ＳＶが正であることを示す。加算器４３３，４３４の出
力するＤＳＶは、ＤＳＶ選択部４４内の対応する絶対値
回路４４１，４４２に入力される。加算器４３３，４３
４の桁上がりビットに基づいて絶対値回路４４１，４４
２が出力するＤＳＶの絶対値は、比較器４４３に入力さ
れる。比較器４４３は、絶対値の小さい方のＤＳＶが選
択されるように、リシンクパターンＲＳＡ又はＲＳＢを
選択する選択信号を出力する。この選択信号は、マルチ
プレクサ４４４に入力され、加算器４３３，４３４から
出力されるＤＳＶのうち小さい方のＤＳＶを出力させ
る。この選択信号は、図６に示すエンコーダ２５にも入
力される。マルチプレクサ４４４の出力するＤＳＶは、
プリロード部４５のプリロード回路４５１に入力され
る。
【００７９】尚、比較器４４３は、絶対値回路４４１，
４４２の出力するＤＳＶの絶対値が等しい場合には、加
算器４３３，４３４の出力するＤＳＶを夫々ＤＳＶ１，
ＤＳＶ２とすると、以下の規則に従ってリシンクパター
ンＲＳＡ又はＲＳＢを選択する。つまり、ＤＳＶ１＝Ｄ
ＳＶ２であるとリシンクパターンＲＳＡを選択し、ＤＳ
Ｖ１＞０、且つ、ＤＳＶ２＜０であるとリシンクパター
ンＲＳＢを選択し、ＤＳＶ１＜０、且つ、ＤＳＶ２＞０
であるとリシンクパターンＲＳＡを選択する。
【００８０】プリロード部４５において、プリロード回
路４５１は、ＤＳＶ選択部４４のマルチプレクサ４４４
の出力するＤＳＶがＤＳＶ≧０であればそのＤＳＶをそ
のままロード値としてカウント部４２のカウンタ４２
１，４２３へ入力する。他方、ＤＳＶ選択部４４のマル
チプレクサ４４４の出力するＤＳＶがＤＳＶ＜０であれ
ばそのＤＳＶを反転してからロード値としてカウント部
４２のカウンタ４２２，４２４へ入力する。
【００８１】ところで、ＤＳＶ選択部４４のマルチプレ
クサ４４４により選択された絶対値の小さい方のＤＳＶ
は、次の計算が行われる前にカウント部４２のカウンタ
４２１〜４２４にロード値としてプリロードしておく必
要がある。そこで、本実施例では、リシンクバイトの第
２０ビット目でプリロードパルスＣＣ３Ｆに基づいてプ
リロード回路４５１からのロード値をカウンタ４２１〜
４２４にプリロードする。又、カウント部４２内のカウ
ンタ４２１〜４２４へのデータのロードは、先ず最初に
同期フィールドＶＦＯ及びシンクバイトＳＢのＤＳＶを
予め第１番目のデータブロックのＤＳＶを計算する前に
行うことが好ましい。この場合、予め計算した同期フィ
ールドＶＦＯ及びシンクバイトＳＢのＤＳＶをレジスタ
（図示せず）に格納しておき、ＤＳＶの計算が開始され
る前に読み出してカウンタ４２１〜４２４へロードす
る。
【００８２】尚、ＤＳＶ選択部４４で選択されなかった
ＤＳＶを処理する側の回路系（図１１中、上又は下側）
において、リシンクバイトを挿入されたＰＷＭデータ
は、他方の側の回路系におけるＰＷＭデータと比較する
と、リシンクバイトの第２０ビット目以降で極性が逆と
なっている。そこで、ＰＷＭデータの極性をリシンクバ
イトのどこかで反転しておく必要がある。本実施例で
は、リシンクバイトの第１４ビット目から第１７ビット
目の間で、ＤＳＶ選択部４４で選択されなかったＤＳＶ
を処理する側の回路系におけるＰＷＭデータの極性を反
転する構成を用いる。
【００８３】更に、上記実施例では、ＲＬＬ（１，７）
変調コードが用いられているが、本発明はこれに限定さ
れるものではなく、直流成分を持つパターンを発生する
変調コードについても同様の効果を得ることが可能であ
る。以上、本発明を実施例により説明したが、本発明は
これらの実施例に限定されるものではなく、種々の変形
及び改良が可能であることは言うまでもない。
【００８４】
【発明の効果】請求項１記載の発明によれば、ＤＳＶを
最小にするようにリシンクバイトのリシンクパターンを
選択する際に、ＤＳＶをハードウェアにより計算するこ
とができる。従って、上記規格に適合し、任意のデータ
に対して再生信号の直流成分を一定に保つことでデータ
再生時のスライスレベルマージンを大きくすることがで
き、データ再生の安定性及び信頼性を向上することがで
き、データパターンの直流レベルの揺らぎを最小値に抑
えることが可能となる。
【００８５】請求項２記載の発明によれば、比較的簡単
な回路で高速にＤＳＶを計算することができる。請求項
３記載の発明によれば、各データブロックの最終バイト
の次に付加するリシンクバイトの部分では、ＲＬＬ
（１，７）変調コードでコーディングされたリシンクバ
イトの所定番目のビットの位置で直前のデータのエンコ
ードが確定するので、この時点までのＤＳＶをこの所定
番目のビットの位置でラッチすることができる。
【００８６】請求項４記載の発明によれば、リシンクバ
イト自身が持つＤＳＶは予め決定しておりリアルタイム
で計算する必要もないので、時間の制約が長い加算処理
を行うことができる。請求項５記載の発明によれば、判
定信号を用いてリシンクバイトのＤＳＶを加算するべき
か減算するべきかを判定することができる。
【００８７】請求項６記載の発明によれば、加算部のビ
ット反転入力により加算値が「１」だけ減少することを
防止できる。請求項７記載の発明によれば、２種類のリ
シンクパターンについてＤＳＶを独立に同時に計算する
ことができるので、ＤＳＶを高速に計算可能である。
【００８８】請求項８記載の発明によれば、桁上がりビ
ットを用いてＤＳＶの絶対値を容易に求めることが可能
となる。請求項９記載の発明によれば、簡単な回路によ
り絶対値の小さい方のＤＳＶを求めることができる。
【００８９】請求項１０記載の発明によれば、ＤＳＶの
絶対値が等しくても、選択するべきリシンクパターンを
決定できる。請求項１１記載の発明によれば、適切なタ
イミングで小さい方のＤＳＶをカウンタへプリロードで
きる。
【００９０】請求項１２記載の発明によれば、正しいＰ
ＷＭデータが得られるようにカウンタへのプリロードを
行うことができる。請求項１３記載の発明によれば、記
録媒体への書き込みが開始されるまでの間に１データブ
ロック前のＤＳＶを計算して現在の１データブロックの
ＤＳＶを最小とするリシンクバイトのリシンクパターン
を決定することができる。
【００９１】請求項１４記載の発明によれば、ＤＳＶを
最小にするようにリシンクバイトのリシンクパターンを
選択する際に、ＤＳＶをハードウェアにより計算するこ
とができる。従って、上記規格に適合し、任意のデータ
に対して再生信号の直流成分を一定に保つことでデータ
再生時のスライスレベルマージンを大きくすることがで
き、データ再生の安定性及び信頼性を向上することがで
き、データパターンの直流レベルの揺らぎを最小値に抑
えることが可能となる。
【００９２】請求項１５記載の発明によれば、比較的簡
単な回路で高速にＤＳＶを計算することができる。請求
項１６記載の発明によれば、各データブロックの最終バ
イトの次に付加するリシンクバイトの部分では、ＲＬＬ
（１，７）変調コードでコーディングされたリシンクバ
イトの所定番目のビットの位置で直前のデータのエンコ
ードが確定するので、この時点までのＤＳＶをこの所定
番目のビットの位置でラッチすることができる。
【００９３】請求項１７記載の発明によれば、リシンク
バイト自身が持つＤＳＶは予め決定しておりリアルタイ
ムで計算する必要もないので、時間の制約が長い加算処
理を行うことができる。請求項１８記載の発明によれ
ば、判定信号を用いてリシンクバイトのＤＳＶを加算す
るべきか減算するべきかを判定することができる。
【００９４】請求項１９記載の発明によれば、加算部の
ビット反転入力により加算値が「１」だけ減少すること
を防止できる。請求項２０記載の発明によれば、２種類
のリシンクパターンについてＤＳＶを独立に同時に計算
することができるので、ＤＳＶを高速に計算可能であ
る。
【００９５】請求項２１記載の発明によれば、桁上がり
ビットを用いてＤＳＶの絶対値を容易に求めることが可
能となる。請求項２２記載の発明によれば、簡単な回路
により絶対値の小さい方のＤＳＶを求めることができ
る。
【００９６】請求項２３記載の発明によれば、ＤＳＶの
絶対値が等しくても、選択するべきリシンクパターンを
決定できる。請求項２４記載の発明によれば、適切なタ
イミングで小さい方のＤＳＶをカウンタへプリロードで
きる。
【００９７】請求項２５記載の発明によれば、正しいＰ
ＷＭデータが得られるようにカウンタへのプリロードを
行うことができる。請求項２６記載の発明によれば、光
ディスクへの書き込みが開始されるまでの間に１データ
ブロック前のＤＳＶを計算して現在の１データブロック
のＤＳＶを最小とするリシンクバイトのリシンクパター
ンを決定することができる。
【００９８】従って、本発明によれば、上記規格に適合
し、任意のデータに対して再生信号の直流成分を一定に
保つことでデータ再生時のスライスレベルマージンを大
きくすることができ、データ再生の安定性及び信頼性を
向上することができ、データパターンの直流レベルの揺
らぎを最小値に抑えることが可能となる。
【図面の簡単な説明】
【図１】入力ビットがチャネルビットに変換される様子
を示す図である。
【図２】セクタが５１２バイトからなりＥＣＣが５イン
ターリーブを用いる場合のデータフィールドＤＦ内での
記録順序を示す図である。
【図３】セクタが２０４８バイトからなりＥＣＣが２０
インターリーブを用いる場合のデータフィールドＤＦ内
での記録順序を示す図である。
【図４】ＰＰＭデータ及びＰＷＭデータと光ディスク上
に記録されるマークとの関係を示す図である。
【図５】本発明になる記憶装置の一実施例の概略構成を
示すブロック図である。
【図６】エンコーダ／デコーダの一実施例を示すブロッ
ク図である。
【図７】光ディスク上に記録されるパターンが最密（１
Ｔ）パターンである場合のチャネルビットクロック１７
ＷＣＣと、データ列１７ＷＤＴと、光ディスク上のマー
クのドメインと、パルス列生成部の出力レベルとの関係
を示す図である。
【図８】光ディスク上に記録されるパターンが２Ｔパタ
ーンである場合のチャネルビットクロック１７ＷＣＣ
と、データ列１７ＷＤＴと、光ディスク上のマークのド
メインと、パルス列生成部の出力レベルとの関係を示す
図である。
【図９】光ディスク上に記録されるパターンがＲＬＬ
（１，７）変調コードの最粗（７Ｔ）パターンである場
合のチャネルビットクロック１７ＷＣＣと、データ列１
７ＷＤＴと、光ディスク上のマークのドメインと、パル
ス列生成部の出力レベルとの関係を示す図である。
【図１０】ＤＳＶ計算回路の一実施例を示すブロック図
である。
【図１１】図１０に示すＤＳＶ計算回路の構成をより詳
細に示すブロック図である。
【図１２】提案されている規格のセクタレイアウトを説
明する図である。
【符号の説明】
１ ＳＰＣ ２ データバッファ ３ ＦＭＴ ４ ＭＰＵ ５ ＥＣＣＰ ６ エンコーダ／デコーダ ７ ＬＤ制御部 ８ 光学ヘッド ８ａ ＬＤ ８ｂ ＰＤ ９ スピンドルモータ １０ 光ディスク １２ リードアンプ １３，１４ ＶＦＯ １５ 制御回路 ２０ 半導体チップ ２１ ＶＦＯレジスタ ２２ シンクバイトレジスタ ２３ データバッファ ２４ マルチプレクサ ２５ エンコーダ ２６ Ｐ／Ｓ変換器 ２７ エンコーダ ２８ リシンクパターン生成部 ２９ リシンクパターン挿入部 ３０ ＤＳＶ計算回路 ３１ ライトシーケンスカウンタ ３２ マルチプレクサ ３３ パルス列生成部 ４１ 入力部 ４２ カウント部 ４３ ＤＳＶ計算部 ４４ ＤＳＶ選択部 ４５ プリロード部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−225709（ＪＰ，Ａ) 特開 平６−195893（ＪＰ，Ａ) 特開 昭62−272726（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 20/14

Claims (26)

    (57)【特許請求の範囲】
  1. 【請求項１】 記録媒体に記録するデータをエンコード
    するエンコード装置において、 直流成分を持つパターンを発生する所定変調コードによ
    りコーディングされたデータをＰＷＭデータに変換する
    際に、データフィールド内のデータブロックに対して、
    リシンクパターンを有し該データフィールド内でクロッ
    クスリップが発生した場合に同期を取るためのリシンク
    バイトを挿入する第１の手段と、該 データブロックについて、ＰＷＭデータの論理値
    「１」の個数と論理値「０」の個数の総計の差を表すＤ
    ＳＶをリアルタイムで計算する第２の手段と、 該ＤＳＶが最小となるようなリシンクパターンのリシン
    クバイトを該データブロックに対して挿入するよう該第
    １の手段を制御する第３の手段とを備え、 各データブロックのエンコードデータが確定した直後の
    リシンクパターンの期間内に当該リシンクパターンを確
    定する 、エンコード装置。
  2. 【請求項２】 前記第２の手段は、ＰＷＭデータの論理
    値「１」の個数の総計をカウントする第１のカウンタ手
    段と、ＰＷＭデータの論理値「０」の個数の総計をカウ
    ントする第２のカウンタ手段と、該第１及び第２のカウ
    ンタ手段の出力する総計の差からＤＳＶを求める加算手
    段とを含む、請求項１記載のエンコード装置。
  3. 【請求項３】 前記所定変調コードはＲＬＬ（１，７）
    変調コードであり、前記第２の手段は、ＲＬＬ（１，
    ７）変調コードに変換されたリシンクバイトの第３ビッ
    ト目以降で最後から５ビットより以前の所定番目のビッ
    トのタイミングでその時点までのＤＳＶをラッチする、
    請求項２記載のエンコード装置。
  4. 【請求項４】 前記加算手段は、ラッチ直後のＤＳＶに
    リシンクバイト自身の持つＤＳＶを加算する加算部を含
    む、請求項３記載のエンコード装置。
  5. 【請求項５】 前記加算部は、リシンクバイトの前記所
    定番目のビットにおけるＰＷＭデータの極性に依存して
    加算するリシンクバイトのＤＳＶの極性を決定する、請
    求項４記載のエンコード装置。
  6. 【請求項６】 前記第２のカウンタ手段のビット反転入
    力のために加算値が「１」だけ減少することを防ぐため
    に、前記加算手段のキャリィ入力端子に予め「１」をセ
    ットしておく、請求項２記載のエンコード装置。
  7. 【請求項７】 前記第１のカウンタ手段は、ＰＷＭデー
    タの論理値「１」の個数を第１のリシンクパターンを有
    するリシンクバイトが挿入された場合についてカウント
    する第１のカウンタと第２のリシンクパターンを有する
    リシンクバイトが挿入された場合についてカウントする
    第２のカウンタとからなり、前記第２のカウンタ手段
    は、ＰＷＭデータの論理値「０」の個数を第１のリシン
    クパターンを有するリシンクバイトが挿入された場合に
    ついてカウントする第３のカウンタと第２のリシンクパ
    ターンを有するリシンクバイトが挿入された場合につい
    てカウントする第４のカウンタとからなり、前記加算手
    段は、該第１及び第３のカウンタの計数値の差からＤＳ
    Ｖを求める第１の加算部と該第２及び第４のカウンタの
    計数値の差からＤＳＶを求める第２の加算部とからな
    る、請求項２又は６記載のエンコード装置。
  8. 【請求項８】 前記加算手段は、前記第１の加算部の出
    力するＤＳＶと前記第１のリシンクパターンを有するリ
    シンクバイトのＤＳＶとを加算して該第１のリシンクパ
    ターンのリシンクバイトを挿入されたＰＷＭデータに対
    するＤＳＶを出力する第３の加算部と、前記第２の加算
    部の出力するＤＳＶと前記第２のリシンクパターンを有
    するリシンクバイトのＤＳＶとを加算して該第２のリシ
    ンクパターンのリシンクバイトを挿入されたＰＷＭデー
    タに対するＤＳＶを出力する第４の加算部とを更に備
    え、該第３及び第４の加算部は夫々桁上がりビットをＤ
    ＳＶの極性が正であるか負であるかを示す判定信号とし
    て出力する、請求項７記載のエンコード装置。
  9. 【請求項９】 前記第３の手段は、前記第３及び第４の
    加算部の出力するＤＳＶ及び判定信号に基づいて絶対値
    の小さい方のＤＳＶを選択出力する選択手段を備えた、
    請求項８記載のエンコード装置。
  10. 【請求項１０】 前記選択手段は、前記第３及び第４の
    加算部の出力するＤＳＶを夫々ＤＳＶ１，ＤＳＶ２とす
    ると、ＤＳＶ１及びＤＳＶ２の絶対値が等しい場合、Ｄ
    ＳＶ１＝ＤＳＶ２であると前記第１のリシンクパターン
    を選択し、ＤＳＶ１＞０、且つ、ＤＳＶ２＜０であると
    前記第２のリシンクパターンを選択し、ＤＳＶ１＜０、
    且つ、ＤＳＶ２＞０であると該第１のリシンクパターン
    を選択する、請求項９記載のエンコード装置。
  11. 【請求項１１】 前記第３の手段は、前記選択手段より
    出力される絶対値の小さい方のＤＳＶをリシンクバイト
    の所定ビット目のタイミングで前記第１〜第４のカウン
    タにプリロードするプリロード手段を更に有する、請求
    項９記載のエンコード装置。
  12. 【請求項１２】 前記プリロード手段は、前記選択手段
    が出力するＤＳＶが正の場合にはＤＳＶをそのまま前記
    第１及び第２のカウンタにプリロードし、ＤＳＶが負の
    場合にはＤＳＶを反転して前記第３及び第４のカウンタ
    にプリロードする、請求項１１記載のエンコード装置。
  13. 【請求項１３】 前記第１の手段は、前記第２の手段が
    リアルタイムでＤＳＶを計算しているデータブロックよ
    り少なくとも１データブロック前のデータを一時的に格
    納する格納手段を備えた、請求項１〜１２のうちいずれ
    か１項記載のエンコード装置。
  14. 【請求項１４】 データをエンコードして記録媒体に記
    録する記憶装置において、 直流成分を持つパターンを発生する所定変調コードによ
    りコーディングされたデータをＰＷＭデータに変換する
    際に、データフィールド内のデータブロックに対して、
    リシンクパターンを有し該データフィールド内でクロッ
    クスリップが発生した場合に同期を取るためのリシンク
    バイトを挿入する第１の手段と、該 データブロックについて、ＰＷＭデータの論理値
    「１」の個数と論理値「０」の個数の総計の差を表すＤ
    ＳＶをリアルタイムで計算する第２の手段と、 該ＤＳＶが最小となるようなリシンクパターンのリシン
    クバイトを該データブロックに対して挿入するよう該第
    １の手段を制御する第３の手段と、 該第１の手段で得られたＰＷＭデータを記憶媒体に記録
    する記録手段とを備え、 各データブロックのエンコードデータが確定した直後の
    リシンクパターンの期間内に当該リシンクパターンを確
    定する 、記憶装置。
  15. 【請求項１５】 前記第２の手段は、ＰＷＭデータの論
    理値「１」の個数の総計をカウントする第１のカウンタ
    手段と、ＰＷＭデータの論理値「０」の個数の総計をカ
    ウントする第２のカウンタ手段と、該第１及び第２のカ
    ウンタ手段の出力する総計の差からＤＳＶを求める加算
    手段とを含む、請求項１４記載の記憶装置。
  16. 【請求項１６】 前記所定変調コードはＲＬＬ（１，
    ７）変調コードであり、前記第２の手段は、ＲＬＬ
    （１，７）変調コードに変換されたリシンクバイトの第
    ３ビット目以降で最後から５ビットより以前の所定番目
    のビットのタイミングでその時点までのＤＳＶをラッチ
    する、請求項１５記載の記憶装置。
  17. 【請求項１７】 前記加算手段は、ラッチ直後のＤＳＶ
    にリシンクバイト自身の持つＤＳＶを加算する加算部を
    含む、請求項１６記載の記憶装置。
  18. 【請求項１８】 前記加算部は、リシンクバイトの前記
    所定番目のビットにおけるＰＷＭデータの極性に依存し
    て加算するリシンクバイトのＤＳＶの極性を決定する、
    請求項１７記載の記憶装置。
  19. 【請求項１９】 前記第２のカウンタ手段のビット反転
    入力のために加算値が「１」だけ減少することを防ぐた
    めに、前記加算手段のキャリィ入力端子に予め「１」を
    セットしておく、請求項１５記載の記憶装置。
  20. 【請求項２０】 前記第１のカウンタ手段は、ＰＷＭデ
    ータの論理値「１」の個数を第１のリシンクパターンを
    有するリシンクバイトが挿入された場合についてカウン
    トする第１のカウンタと第２のリシンクパターンを有す
    るリシンクバイトが挿入された場合についてカウントす
    る第２のカウンタとからなり、前記第２のカウンタ手段
    は、ＰＷＭデータの論理値「０」の個数を第１のリシン
    クパターンを有するリシンクバイトが挿入された場合に
    ついてカウントする第３のカウンタと第２のリシンクパ
    ターンを有するリシンクバイトが挿入された場合につい
    てカウントする第４のカウンタとからなり、前記加算手
    段は、該第１及び第３のカウンタの計数値の差からＤＳ
    Ｖを求める第１の加算部と該第２及び第４のカウンタの
    計数値の差からＤＳＶを求める第２の加算部とからな
    る、請求項１５又は１９記載の記憶装置。
  21. 【請求項２１】 前記加算手段は、前記第１の加算部の
    出力するＤＳＶと前記第１のリシンクパターンを有する
    リシンクバイトのＤＳＶとを加算して該第１のリシンク
    パターンのリシンクバイトを挿入されたＰＷＭデータに
    対するＤＳＶを出力する第３の加算部と、前記第２の加
    算部の出力するＤＳＶと前記第２のリシンクパターンを
    有するリシンクバイトのＤＳＶとを加算して該第２のリ
    シンクパターンのリシンクバイトを挿入されたＰＷＭデ
    ータに対するＤＳＶを出力する第４の加算部とを更に備
    え、該第３及び第４の加算部は夫々桁上がりビットをＤ
    ＳＶの極性が正であるか負であるかを示す判定信号とし
    て出力する、請求項２０記載の記憶装置。
  22. 【請求項２２】 前記第３の手段は、前記第３及び第４
    の加算部の出力するＤＳＶ及び判定信号に基づいて絶対
    値の小さい方のＤＳＶを選択出力する選択手段を備え
    た、請求項２１記載の記憶装置。
  23. 【請求項２３】 前記選択手段は、前記第３及び第４の
    加算部の出力するＤＳＶを夫々ＤＳＶ１，ＤＳＶ２とす
    ると、ＤＳＶ１及びＤＳＶ２の絶対値が等しい場合、Ｄ
    ＳＶ１＝ＤＳＶ２であると前記第１のリシンクパターン
    を選択し、ＤＳＶ１＞０、且つ、ＤＳＶ２＜０であると
    前記第２のリシンクパターンを選択し、ＤＳＶ１＜０、
    且つ、ＤＳＶ２＞０であると該第１のリシンクパターン
    を選択する、請求項２２記載の記憶装置。
  24. 【請求項２４】 前記第３の手段は、前記選択手段より
    出力される絶対値の小さい方のＤＳＶをリシンクバイト
    の所定ビット目のタイミングで前記第１〜第４のカウン
    タにプリロードするプリロード手段を更に有する、請求
    項２２記載の記憶装置。
  25. 【請求項２５】 前記プリロード手段は、前記選択手段
    が出力するＤＳＶが正の場合にはＤＳＶをそのまま前記
    第１及び第２のカウンタにプリロードし、ＤＳＶが負の
    場合にはＤＳＶを反転して前記第３及び第４のカウンタ
    にプリロードする、請求項２４記載の記憶装置。
  26. 【請求項２６】 前記第１の手段は、前記第２の手段が
    リアルタイムでＤＳＶを計算しているデータブロックよ
    り少なくとも１データブロック前のデータを一時的に格
    納する格納手段を備えた、請求項１４〜２５のうちいず
    れか１項記載の記憶装置。
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