JP3108328B2 - 同期再生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＲＤＳ放送のような予
め定められた同期信号が付加された信号を受信し、シス
テムの同期を確立する同期再生回路に関わり、特に、受
信したデータをメモリに記憶する構成に関する。

【０００２】

【従来の技術】従来より、送信側と受信側の同期を取る
ために、送信すべき信号に一定の周期で予め定められた
同期信号を付加することが行われており、このようなデ
ジタル信号を受信するシステムにおいては、システムの
同期を確立するために送信時に付加された同期信号を正
確に検出し、その周期性を判断することが必要になる。

【０００３】しかしながら、同期信号の同期パターンは
しばしばデータ中に偶然発生する偽の同期パターンによ
って誤って検出されることがあり、同期回路がそのタイ
ミングに基づき同期捕獲動作を開始することがある。そ
こで、同期回路は、伝送路上においてデータに誤りが発
生することを考慮して、最初に同期パターンを検出した
タイミングをもとに周期性を満足する同期パターンが検
出されるのを何回か待つように回路を構成して、(この
保護回路のことを後方保護回路と呼ぶ) 所定回数正しい
同期パターンを検出すればシステムの同期を確立するよ
うにしている。このような構成を、一般に、保護回路と
呼び、非同期時の後方期間において保護動作を行うた
め、後方保護回路と呼ばれている。

【０００４】例えば、ＲＤＳ放送においては、伝送デー
タは１ブロック２６ビットを単位として構成され、デー
タ中に含まれる１０ビットのパリティビットに特定の同
期パターンを付加して、その付加された同期パターンを
検出することにより同期を確立する。この特定の同期パ
ターンにはＡ，Ｂ，Ｃ，Ｃ'，Ｄ，Ｅなどの種類があ
り、それぞれオフセットワードＡ、オフセットワードＢ
などと呼ばれる。オフセットワードの検出は受信された
２６ビットの各ブロック信号をシンドロームレジスタに
入力し、シンドロームが各オフセットワードに対応した
特定の値を持つことを利用して行う。伝送されるオフセ
ットワードは、Ａ→Ｂ→Ｃ(Ｃ')→Ｄ→Ａと予め定めら
れた順序で循環するよう付加されることが決められてお
り、この順序で２６ビットおきにオフセットワードを検
出することによって、システムの同期を再生するように
している。

【０００５】また、従来、誤り訂正などのデータ処理
は、同期が確立したデータブロックから行っていた。こ
れは同期の後方保護期間中のデータは、必ずしもタイミ
ングが正しいわけではないため、この期間のデータを使
用して後段のデータ処理を行っても正確な処理ができな
くなることが考えられるからである。

【０００６】

【発明が解決しようとする課題】上述したように同期再
生においては、後方保護期間中のデータは後段のデータ
処理の対象にはならないことが多いが、同期が確立した
タイミングでのデータブロックに対しては、同期確立後
のデータブロックだけでなく、後方保護期間中のデータ
ブロックも有効なデータ処理が可能なはずである。しか
しながら、従来は、同期確立後のデータしか記憶してお
らず、同期確立後のデータブロックに対してのみ後段の
データ処理を行う構成であったので、後方保護期間にお
ける有効データを利用できないという問題があった。

【０００７】以下、図２のタイミングチャートにより問
題点を説明する。図２アは真の同期パターン検出タイミ
ングを示し、図２イは同期パターン検出回路により検出
された同期タイミングを示す。実際の同期検出回路で
は、伝送路上で発生する妨害やノイズ等により必ずしも
すべての同期タイミングで同期パターンが検出されるこ
とはない。ここでの、後方保護条件は、３回の同期パタ
ーン検出において２回正しい同期パターンが検出された
とき、同期を確立するという条件であるとする。

【０００８】今、同期パターン検出回路が偽りの同期パ
ターンをタイミングａにおいて検出したとすると、同期
検出回路は、この誤ったタイミングで図２ウに示すよう
に後方保護動作を開始し、この後方保護期間の間、周期
的なタイミングb,cで正しい同期パターンが検出される
かどうか判定する。しかし、このタイミングは偽りの同
期パターンに基づくものであるので同期パターンは検出
されず、タイミングdで再度同期検出回路がリセットさ
れて同期捕獲動作が再開され、タイミングｆで同期が確
立することになる。

【０００９】そして、従来は、同期が確立したタイミン
グｆでのデータブロックＤ１０以降しか後段のデータ処
理の対象にはならず、この検出タイミングにおける後方
保護期間でのデータブロックＤ８，Ｄ９は有効なデータ
のはずであるが、データ処理の対象にはならない。同様
に、タイミングｋで同期が確立された場合は、タイミン
グｋでのデータブロックＤ５以降しか後段のデータ処理
の対象にはならず、この検出タイミングにおける後方保
護期間でのデータブロックＤ３，Ｄ４は有効なデータの
はずであるが、データ処理の対象にはならない。

【００１０】

【課題を解決するための手段】本発明は、予め定められ
た同期パターンが付加された信号を受信し、該同期パタ
ーンの周期性を検出して受信システムの同期を確立する
同期再生回路において、前記同期パターンを検出する同
期パターン検出回路と、該同期パターン検出回路の検出
出力によりトリガされ前記同期パターンの周期性を所定
の条件に従って検出する同期検出回路と、該同期検出回
路における後方保護期間中の受信データをブロック毎に
順次記憶するデータメモリとを備え、前記同期検出回路
によって同期が確立されたことを検出した後、前記デー
タメモリから前記後方保護期間中のデータを読み出すこ
とを特徴とする同期再生回路。

【００１１】また、本発明では、前記後方保護期間にお
いて同期が確立しなかった場合、前記データメモリに格
納されているデータは、前記同期検出回路における次の
後方保護期間中の受信データにより上書きされ削除され
ることを特徴とする。また、本発明では、前記同期検出
回路は、互いに異なるタイミングの前記同期パターン検
出出力により動作する複数の同期検出回路により構成さ
れ、該複数の同期検出回路における後方保護期間中の受
信データをブロック毎に、各々、前記データメモリの別
々のメモリ領域に格納することを特徴とする。

【００１２】また、本発明では、前記同期再生回路は、
前記複数の同期検出回路のうち同期の確立を検出した同
期検出回路に対応する前記メモリ領域を選択してデータ
を読み出すことを特徴とする。また、本発明では、前記
同期再生回路は、更に、受信データに誤り訂正処理を施
す誤り訂正回路を備え、前記データメモリは誤り訂正後
のデータを前記データメモリに格納することを特徴とす
る。

【００１３】また、本発明では、前記同期検出回路は、
前記同期パターン検出出力に基づいて後方保護期間にお
ける同期パターン検出回数をカウントするカウンタを有
し、該同期パターン検出回数をアドレスとして前記デー
タメモリへのデータ書き込みを行うことを特徴とする。

【００１４】

【作用】本発明によれば、受信されたデータから同期パ
ターンを検出し、同期検出回路により後方保護動作を開
始した時点から受信データを順次データブロック毎にデ
ータメモリに格納する。この時点ではメモリに格納した
後方保護データが正しいタイミングのデータであるかど
うかはわからないが、同期が確立した時点でメモリから
格納した後方保護期間のデータを出力するので、有効な
データブロックのデータ処理が可能となる。

【００１５】また、データメモリに格納するデータとし
ては、同期検出回路における後方保護動作中に誤り処理
を施したデータが記憶されるので、データ処理の高速化
が図られる。

【００１６】

【実施例】図１は、本発明の実施例の構成を示すブロッ
ク図であり、ここでは、１ブロックのデータが２６ビッ
トで構成されるＲＤＳ信号を受信する回路について説明
する。図１において、１は入力データを１ビット毎に順
次取り込み、取り込んだ最新の２６ビットデータを１ブ
ロックとして保持するデータバッファ、２はデータバッ
ファ１に１ビットのデータが入力される毎に、取り込ん
だ１ブロックのデータ中に所定のオフセットワードが存
在するか否か検出する同期パターン検出回路としてのオ
フセット検出回路、５はオフセット検出回路２での検出
結果をＡＮＤゲート３を介して入力し、検出されたオフ
セットワードが一定の後方保護条件を満足するか否かを
判定するメイン同期検出回路、６はオフセット検出回路
２での検出結果をＡＮＤゲート４を介して入力し、検出
されたオフセットワードが一定の後方保護条件を満足す
るか否かを判定するサブ同期検出回路、８はメイン同期
検出回路５及びサブ同期検出回路６から出力される同期
検出信号がＯＲゲート７を介して印加され、この同期検
出信号によってリセットされることにより、受信データ
とシステムとの同期を確立し、同期した各種のタイミン
グ信号を発生するタイミング発生回路である。

【００１７】メイン及びサブ同期検出回路５，６で判定
される後方保護条件は、例えば、３ブロック中に２回正
しいタイミングで正しい順序のオフセットワードが検出
されたか否かという条件であり、この条件が成立したと
き正しく同期したと判定し、同期検出信号を出力する。
メイン同期検出回路５は、サブ同期検出回路６に比べて
プライオリティの高い同期検出回路を構成するものであ
り、これら２つの同期検出回路は、オフセット検出回路
２からの同一タイミングのオフセット検出出力によって
トリガされないように、ＡＮＤゲート３，４に制御信号
Ａ，Ｂが入力されている。

【００１８】即ち、ＡＮＤゲート４への制御信号Ａは、
メイン同期検出回路５が動作しているときで、且つ、メ
イン同期検出回路が検出しようとしている同期タイミン
グ以外のタイミングで「１」となる信号である。従っ
て、サブ同期検出回路６は、メイン同期検出回路５が動
作しているときに、メイン同期検出回路が検出しようと
している同期タイミングとは異なるタイミングでオフセ
ット検出回路２がオフセットワードを検出すると、初め
て動作するように制御される。

【００１９】一方、もう一つのＡＮＤゲート３への制御
信号Ｂは、サブ同期検出回路６が動作していないとき、
または、サブ同期検出回路６が動作しているときで、且
つ、サブ同期検出回路６が検出しようとしている同期タ
イミング以外のタイミングで「１」となる信号である。
従って、メイン同期検出回路５は、サブ同期検出回路６
が動作していないとき、または、サブ同期検出回路６が
動作しているときはサブ同期検出回路６が検出しようと
している同期タイミングとは異なるタイミングでオフセ
ット検出回路２がオフセットワードを検出すれば、動作
するように制御される。

【００２０】このように、いずれの同期検出回路も動作
していないときは、まず、メイン同期検出回路５が動作
し、メイン同期検出回路５が動作しているときに、メイ
ン同期検出回路５が検出しようとしている同期タイミン
グとは異なるタイミングでオフセットワードが検出され
れば、サブ同期検出回路６が動作する。更に、メインと
サブの双方の同期検出回路５，６が動作しており、メイ
ン同期検出回路５において後方保護期間に条件が満足さ
れないときは、サブ同期検出回路６が動作している同期
タイミング以外のタイミングでオフセットワードが検出
されると、メイン同期検出回路５はそのタイミングで同
期検出動作を再び開始する。

【００２１】このように、２つの同期検出回路は、常に
同一のタイミングでオフセットワードを検出することが
ないように制御され、互いに補いながら真の同期タイミ
ングを検出するように動作する。よって、誤検出された
オフセットワードにより同期確立が遅れることなく、常
に安定した時間で同期が確立する。以下、具体例につい
て図２を参照しながら説明する。

【００２２】図２において、アは真のオフセット検出タ
イミング、イはオフセット検出回路２により検出された
オフセット検出タイミング、ウはメイン同期検出回路５
の動作タイミング、エはサブ同期検出回路６の動作タイ
ミングを示す。オフセット検出回路２では、真のオフセ
ットワード検出タイミングがアに示すようになっていて
も、伝送路上で発生する妨害やノイズ等により、実際に
はイに示すように必ずしも全ての同期タイミングでオフ
セットを検出することはできない。

【００２３】そこで、今、タイミングａにおいて、デー
タ中に疑似オフセットワードを発生し、オフセット検出
回路２がこの疑似オフセットワードを検出してしまった
とすると、メイン同期検出回路５はこの誤ったタイミン
グで同期を検出しようと動作を開始する。つまり、タイ
ミングａを起点として後方保護期間の間、２６ビット毎
の周期的なタイミングｂ，ｃでオフセットが検出される
かどうか判定する。後方保護条件が前述した３回中２回
であるとすれば、タイミングａ，ｂ，ｃのうち２回は正
しいオフセットが検出されるはずであるが、この場合は
誤ったタイミングで同期しようとしているためにオフセ
ットは検出されず、タイミングｄでメイン同期回路５は
リセットされてしまい、再度同期捕獲動作を開始する。

【００２４】サブ同期検出回路６が存在しない場合は、
メイン同期検出回路５が再捕獲動作を開始した後少なく
とも正しいオフセットを２回検出しなければならないの
で、真の同期が確立するのは、もっとも早くてもタイミ
ングｆとなり、誤った同期検出により同期の確立は大き
く遅れることとなる。ところが、本実施例では、メイン
同期検出回路５が図２ウに示すように誤って検出された
オフセットにより動作を開始しても、異なるタイミング
でオフセットが検出されれば、そのタイミングでサブ同
期検出回路６が動作を開始するため、タイミングｉにお
いて真のオフセットがオフセット検出回路２で検出され
ると、そのタイミングｉで図２エに示すようにサブ同期
検出回路６が動作を開始する。従って、２つ目のオフセ
ットを検出するタイミングｋにおいて真の同期が確立す
ることとなる。そして、同期が確立すると、サブ同期検
出回路６から同期検出信号が送出され、ＯＲゲート７を
介してタイミング発生回路８をリセットし、ここで、受
信データに同期したタイミング信号が発生するようにな
る。

【００２５】ところで、同期検出回路５，６には後述す
るようにフリップフロップが設けられており、同期が確
立するとＨレベルの同期検出信号が出力され続けて、Ｏ
Ｒゲート７の出力がＨレベルになるので、一方の同期検
出回路によって同期が確立されると、同期確立前に動作
を開始した他方の同期検出回路で後方保護条件が満たさ
れても、その同期検出出力ではタイミング発生回路８は
リセットされないよう構成されている。

【００２６】尚、同期検出回路は、上述の実施例では２
つであるが、３回路以上接続すれば更に安定した同期検
出を実現できる。次に、同期確立後における同期検出動
作について説明する。本実施例では、同期確立後におい
ても確立されたタイミングと異なるタイミングでオフセ
ットが検出されたときには、同期回路が動作するように
構成されている。

【００２７】即ち、タイミング発生回路８は、同期確立
状態であって、確立された同期タイミング以外のタイミ
ングにおいてＨレベルになる制御信号Ｃと、同期確立状
態でＬれべるとなる制御信号Ｄを出力し、制御信号Ｄと
制御信号Ｃを入力するＯＲゲート９の出力をＡＮＤゲー
ト３，４に入力するようにしている。このために、同期
検出回路５，６は、上述したように同期が確立されてい
ない状態では全てのタイミングのオフセット検出信号に
より動作すると共に、同期確立後は、確立された同期タ
イミング以外のタイミングで検出されるオフセット検出
信号により動作する。そして、このような同期確立後の
同期検出動作において、同期検出回路５，６のいずれか
が新たなタイミングで同期を確立すると、新たに検出し
たタイミングの同期検出信号がタイミング発生回路８に
送出され、この出力によりタイミング発生回路８がリセ
ットされ、新たなタイミングでの同期が確立する。

【００２８】このように、同期確立後においても同期検
出動作が続けられ、現在の同期タイミング以外のタイミ
ングで同期検出信号が出力されたときには、その新たな
同期タイミングにシステムの同期が切り替えられる。し
かしながら、切り替えらたタイミングの同期が誤った検
出に基づく場合も考えられるので、切り替え後の同期は
切り替える前の同期より確実に検出した方が好ましい。

【００２９】そこで、ここでは、同期確立後の後方保護
条件を、同期確立前の条件よりも厳しくするようにして
いる。即ち、同期確立前に、例えば、５回中２回のオフ
セット検出で同期を確立する場合は、同期確立後では、
３回中２回もしくは３回オフセットを検出しなければ同
期を確立しないようにしている。あるいは、最初に同期
を確立したときのオフセット検出回数を記憶しておい
て、同期確立後には、その回数より多くのオフセットが
検出されたときに、新たな同期タイミングに切り替える
ようにしてもよい。

【００３０】具体例を図３を参照しながら説明する。図
３において、アは真のオフセット検出タイミング、イは
オフセット検出回路２により検出されたオフセット検出
タイミング、ウは同期検出回路５，６による同期はずれ
時の動作タイミング、エは同期検出回路５，６による同
期確立後の同期検出動作タイミングを示す。

【００３１】今、タイミングａにおいて、オフセット検
出回路２が疑似オフセットを検出すると、同期検出回路
５，６のいずれかがタイミングａを起点として、２６ビ
ットの周期的なタイミングｂ，ｃでオフセットが検出さ
れたか否か判定する。後方保護条件が３回中２回の場合
に、たまたまタイミングｃにおいてオフセットを検出し
てしまうと、同期検出回路はこのタイミングでシステム
を誤って同期確立してしまう。

【００３２】従来においては、このようにして一旦同期
が確立してしまうと、システムは図示しない前方保護回
路による前方保護動作に入り、周期的にタイミングｄ，
ｅ，ｆ，ｇ，ｈでオフセットが検出されるかどうか監視
する。そして、この間にオフセットが一度も検出されな
いので、同期状態がタイミングｈで解除される。その
後、同期検出回路５，６が真のオフセットをタイミング
ｉで検出し、後方保護条件がタイミングｊで満たされる
と、正しい同期タイミングが確立することとなる。つま
り、一旦間違った同期タイミングに引き込んでしまう
と、再度正しい同期に切り替わるまでに多くの時間が経
過してしまっていた。

【００３３】ところが、本実施例では、上述したように
異なるタイミングで有れば同期確立後でも同期検出回路
５，６は同期検出を行うので、たとえタイミングｃで誤
った同期が確立されても、同期検出回路５，６は、図３
エに示すように、タイミングｋでの正しいオフセット検
出によって、再度同期捕獲動作を開始し、タイミング
ｌ，ｍで周期的な正しいオフセットが検出されたときに
は、検出回数が３回となって、先にタイミングｃで確立
された同期よりも精度の高い確かな同期が確立されたと
して、タイミング発生回路８をリセットすることによ
り、システムの同期タイミングを新たなタイミングに切
り替えている。尚、この例では、同期確立後の後方保護
条件を３回中３回正しいオフセットを検出したときと
し、同期確立前の３回中２回に比べ厳しい条件としてい
る。

【００３４】このような動作により、従来のタイミング
ｊに比べて早いタイミングｍで、正しい同期タイミング
に切り替えることができる。次に、得られたデータをメ
モリに記憶する構成について説明する。本実施例では、
データバッファ１に保持された１ブロック２６ビットの
データを、同期検出回路５，６からの制御信号ＭＳ，Ｓ
Ｓとタイミング発生回路８からの制御信号Ｇに従って取
り込み、このデータに対して誤り訂正処理を行う誤り訂
正回路１０と、誤り訂正後のデータを記憶するメモリ１
１と、メモリ１１の読み出し及び書き込みを制御する読
み出し書き込み制御回路１２を備えている。

【００３５】メモリ１１は、図４に示すように、同期確
立後の誤り訂正後のデータを記憶する第１エリアＭＲ１
と、同期確立前におけるメイン同期検出回路５での後方
保護期間中の誤り訂正後のデータを記憶する第２エリア
ＭＲ２と、同期確立前におけるサブ同期検出回路５での
後方保護期間中の誤り訂正後のデータを記憶する第３エ
リアＭＲ３とからなる。

【００３６】上述した図２を参照しながら、これら回路
の動作を説明する。まず、メイン及びサブの同期検出回
路５，６は、各々、自己の同期回路が入力されるオフセ
ット検出信号を受け付けて動作を行う毎に出力するメイ
ン制御信号ＭＳ及びサブ制御信号ＳＳを、読み出し書き
込み制御回路１２に送出すると共に、後方保護期間にお
いて何回目のオフセット検出であるかを示すカウント値
Ｍｎ及びＳｎをアドレスとして、読み出し書き込み制御
回路１２に送出する。

【００３７】そこで、図２ウに示すように、メイン同期
検出回路５がタイミングａにおいて、オフセットワード
の誤検出に従って動作を開始すると、メイン同期検出回
路５は制御信号ＭＳを誤り訂正回路９に送出する。誤り
訂正回路９は、この制御信号ＭＳに基づきデータバッフ
ァ１から１ブロック２６ビットのデータを取り込んで、
誤り訂正処理を行い、訂正後のブロック単位のデータを
メモリ１１に送出する。読み出し書き込み制御回路１２
は、メイン制御信号ＭＳが出力されたとき、メモリ１１
の第２エリアＭＲ２を選択して、そのアドレスＭｎに誤
り訂正後のデータを書き込む。 書き込みデータとして
は、誤り訂正後のブロックデータだけでなく、そのブロ
ックデータに関する同期パターン識別データ・誤り訂正
ビット数・同期情報等の関連データを併せて記憶すると
よい。

【００３８】図２の例では、タイミングａで上記カウン
ト値Ｍｎは「００」にリセットされるので、第２エリア
ＭＲ２のアドレス「００」に最初の訂正後のデータＤ０
が記憶される。その後は、メイン同期検出回路５が、周
期的なタイミングｂ，ｃで同期検出を行い、この検出毎
に、上記カウンタのカウント値Ｍｎがアップするので、
図４アに示すように、タイミングａ，ｂでの誤り訂正デ
ータＤ０，Ｄ１は、順次、第２エリアＭＲ２のアドレス
「００」，「０１」に記憶される。しかしながら、この
場合、タイミングｂ，ｃにおける検出において２度目の
オフセットが検出されなかったので、このタイミングは
正しい同期タイミングではないとして、タイミングＣで
のデータはメモリ１１に記憶されない。

【００３９】一方、サブ同期検出回路６が、タイミング
ｉでの正しいオフセット検出に応じて動作を開始する
と、制御信号ＳＳが出力されると共に、周期的なタイミ
ングｊ、ｋで同期検出が行われ、各検出毎にカウント値
Ｓｎがアップし、図４アに示すように、タイミングｉ，
ｊでの誤り訂正データＤ３，Ｄ４は、順次、第３エリア
ＭＲ３のアドレス「００」，「０１」に記憶される。こ
のサブ同期検出回路６による検出では、３回の検出のう
ちタイミングｉとｋで２回検出が行われたので、後方保
護条件が満たされたとして同期が確立される。そして、
同期が確立されると、タイミング発生回路８からの同期
確立状態を示す制御信号ＤがＬレベルになるので、同期
確立後の誤り訂正データＤ５，Ｄ６………は、メモリ１
１の第１エリアＭＲ１に順次記憶されることとなる。
尚、同期確立後は、タイミング発生回路８からの制御信
号Ｇに基づき誤り訂正動作が行われる。

【００４０】このようにしてデータの書き込みが終了し
た後、外部から読み出し要求が入力されると、読み出し
制御回路１２は、同期が確立した同期検出回路に対応す
るエリア、即ち、ここでは、第３エリアＭＲ３からアド
レス順に後方保護期間中の有効データＤ３，Ｄ４を読み
出し、続いて、第１エリアＭＲ１からアドレス順に同期
確立後のデータＤ５Ｄ６………を読み出す。

【００４１】ところで、メインとサブの同期検出回路が
両方とも、仮に、誤ったタイミングで同期検出を開始し
てしまった場合は、更に、メイン同期検出回路５は、図
２ウに示すように、タイミングｄで再リセットされてそ
の後は周期的なタイミングｅ，ｆ，ｇで検出を行い、タ
イミングｆで同期が確立する。この場合、タイミングｄ
でメイン同期検出回路５内のカウンタはリセットされ、
そのカウント値Ｍｎが「００」に戻るので、メモリ１１
における第２エリアＭＲ２のアドレス「００」，「０
１」に、図４イに示すように、後方保護期間のタイミン
グｄ，ｅでの誤り訂正データＤ８，Ｄ９が上書きされる
こととなる。尚、サブ同期検出回路６においても同様の
上書き動作が行われる。よって、この場合は、メモリ１
１からは、第２エリアＭＲ２からＤ８，Ｄ９が有効デー
タとして読み出される。

【００４２】以下においては、メイン及びサブの同期検
出回路５，６と、タイミング発生回路８を中心に、本実
施例の具体回路について、図５，６，７を参照しながら
詳述する。まず、オフセット検出回路２は、図７イに示
すオフセットクロック信号ＯＦＳＣＬＫに同期してオフ
セット検出を行い、オフセットを検出すると図７ウに示
すオフセット検出信号ＯＦＳＯＫと、検出したオフセッ
トの種類を示すオフセット種類データＯＦＷを出力す
る。そして、この検出信号ＯＦＳＯＫは、図１にも示し
たＡＮＤゲート３，４を介して、メイン同期検出回路５
及びサブ検出回路６に入力される。

【００４３】ここでは、メインとサブの同期検出回路
５，６は構成が同一であるので、サブ同期回路について
は図示及び説明を省略し、メイン同期検出回路５のみに
ついて内部回路の説明を行う。まず、５０１は図７エに
示すようにデータが１ビット入力される毎に発生するゲ
ート信号ＧＡＴＥをクロックとしてカウントし、２６ビ
ットカウントする毎に出力信号ＭＳを発生し、また、Ｏ
Ｒゲート５０２，ＡＮＤゲート５０３を介して入力され
るオフセット検出信号ＯＦＳＯＫ及び自己のキャリー信
号ＣＬによりリセットされるブロックカウンタ、５０４
は、自己のキャリー信号ＣＧの反転信号とゲート信号Ｇ
ＡＴＥを入力するＡＮＤゲート５０５を介して、ブロッ
クカウンタ５０１のキャリー信号ＣＬをカウントすると
共に、マルチプレクサ５０７により選択される所定値を
セット端子Ｓに入力し、オフセット検出信号ＯＦＳＯＫ
とゲート信号とを入力するＡＮＤゲート５０６の出力に
より、セット端子Ｓに入力されている所定値がロードさ
れる後方保護カウンタ、５０８は後方保護カウンタ５０
４の内容にデコーダ５０９からの所定値を加算して、後
方保護期間におけるオフセットワードの検出回数Ｍｎを
出力する加算回路、５１０はオフセット検出回路２から
のオフセット種別データＯＦＷをＡＮＤゲート５０６の
出力により取り込むＤフリップフロップ、５１１は取り
込んだオフセット種別データＯＦＷと加算器５０８から
のオフセット検出回数Ｍｎによって、次に入力されるべ
きオフセットを予測するオフセット予測回路、５１２は
予測したオフセットと次のタイミングで実際に検出した
オフセットＯＦＦＳＥＴとの一致を検出するオフセット
一致回路、５１４はＡＮＤゲート５１３を介して出力さ
れる一致信号ＪＫーＭを保持し、出力として同期検出信
号ＳＹＮＣ−Ｍを発生するＪＫフリップフロップ、５１
５は一致信号ＪＫーＭをクロック信号として加算回路５
０８からの回数Ｍｎを取り込むＤフリップフロップであ
る。

【００４４】後方保護カウンタ５０４は３ビットのカウ
ンタで構成されており、また、メイン同期検出回路５か
らの同期検出信号ＳＹＮＣ−Ｍと、サブ同期検出回路６
からの同期検出信号ＳＹＮＣ−Ｓは、図１にも示したＯ
Ｒゲート７を介してタイミング発生回路８に入力され
る。タイミング発生回路８には、図６に示すように、Ｏ
Ｒゲート７からの出力を反転して同期検出信号ＳＹＮＣ
を出力するインバータ８０１と、信号ＳＹＮＣを取り込
むＤフリップフロップ８０２と、ゲート信号ＧＡＴＥを
クロック信号としてカウントし、信号ＧＡＴＥと自己の
キャリー信号ＢＬＫ−ＥＮＤを入力するＡＮＤゲート８
０３の出力によりリセットされ、Ｄフリップフロップ８
０２と信号ＳＹＮＣの反転信号を入力するＡＮＤゲート
８０４の出力で所定値がロードされることによって、２
６ビットのカウント毎に、システムを同期するためのタ
イミング信号を発生する同期カウンタ８０５と、同期カ
ウンタ８０５のキャリー信号ＢＬＫ−ＥＮＤとゲート信
号ＧＡＴＥと信号ＳＹＮＣの反転信号を入力するＡＮＤ
ゲート８０６の出力をクロック信号として入力し、ＡＮ
Ｄゲート８０６の出力と自己のキャリー信号ＣＷＡを入
力するＡＮＤゲート８０７の出力によりリセットされる
アドレスカウンタ８０８とが、設けられている。

【００４５】ここで、ＡＮＤゲート８０４の出力は、同
期カウンタ８０５のロード端子Ｌに直接接続されている
のではなく、ＳＹＮＣ信号を遅延回路８１１で所定期間
遅延した遅延ＳＹＮＣ信号により選択されるマルチプレ
クサ８０９の一方に入力され、他方には、２つの同期検
出回路５，６内のＪＫフリップフロップ５１４及び６１
４への入力信号がＯＲゲート８１０を介して入力され、
このマルチプレクサ８０９の出力がロード端子Ｌに入力
されている。

【００４６】ところで、ＡＮＤゲート３には、オフセッ
ト検出信号ＯＦＳＯＫの他に、後方保護カウンタ５０４
のキャリー信号ＣＧ、信号ＳＹＮＣを入力するＯＲゲー
ト２０の出力、さらには、サブ同期検出回路６における
後方保護カウンタ６０４のキャリー信号ＣＧ−Ｓの反転
信号とブロックカウンタ６０１のキャリー信号ＣＬ−Ｓ
とを入力するＮＡＮＤゲート２１の出力とが入力されて
いる。ＯＲゲート２０には、信号ＳＹＮＣの反転信号と
同期カウンタ８０５のキャリー信号ＢＬＫ−ＥＮＤの反
転信号を入力するＡＮＤゲート２２の出力が入力されて
いる。

【００４７】一方、ＡＮＤゲート４には、オフセット検
出信号ＯＦＳＯＫの他に、後方保護カウンタ５０４のキ
ャリー信号ＣＧの反転信号、ＯＲゲート２０の出力、ブ
ロックカウンタ５０１のキャリー信号ＣＬの反転信号、
サブ同期検出回路６における後方保護カウンタ６０４の
キャリー信号ＣＧ−Ｓが入力されている。また、メイン
同期検出回路５からの検出回数Ｍｎとサブ同期検出回路
６からの検出回数Ｓｎとを、ブロックカウンタ５０１の
出力ＭＳにより選択するマルチプレクサ２３と、メイン
同期検出回路５のＤフリップフロップ５１５からの一致
信号ＪＫーＭとサブ同期検出回路６のＤフリップフロッ
プ６１５からの一致信号ＪＫーＳとを、ＪＫフリップフ
ロップ５１４の出力ＳＹＮＣ−Ｍにより選択するマルチ
プレクサ２４が設けられている。

【００４８】次に、この具体回路の動作を図７を参照し
ながら説明する。まず、同期が確立していない状態で
は、信号ＳＹＮＣは１レベルであるので、ＯＲゲート２
０の出力は１レベルとなる。また、いずれの同期検出回
路も動作していないときは、後方保護カウンタ５０４の
キャリー信号ＣＧが１レベルになっているので、ＡＮＤ
ゲート４は閉じて入力信号の印加が禁止される。更に、
この状態では、ＮＡＮＤゲート２１の出力も１レベルと
なるので、ＡＮＤゲート３が開く。

【００４９】ここで、オフセット検出回路２で、図７ウ
に示すようにオフセットＡが検出され、オフセット検出
信号ＯＦＳＯＫが出力されると、この信号がメイン同期
検出回路５に入力され、図７オに示すように、ゲート信
号ＧＡＴＥに同期して内部のブロックカウンタ５０１が
リセットされてその内容は「０」となる。又、マルチプ
レクサ５０７は、信号ＳＹＮＣに応じて同期が確立して
いないときは「３」を、そして、同期が確立していると
きは「５」を選択するので、後方保護カウンタ５０４に
オフセット検出信号ＯＦＳＯＫが入力されると、この場
合、図７カに示すように「３」がロードされる。一方、
デコーダ５０９は、信号ＳＹＮＣに応じて同期が確立し
ていないときは「−３」を、同期が確立しているときは
「−５」を出力するので、この場合、加算回路５０８で
は「３−３」演算により後方保護期間のオフセット検出
回数Ｍｎとして「０」が出力され、オフセット予測回路
５１１に入力される。このオフセット予測回路５１１に
は、検出オフセットの種類がＤフリップフロップ５１０
を介して入力され、この種類と回数Ｍｎに基づいて次に
検出すべきオフセットが予測される。ここでは、最初に
オフセットＡが検出されたので、オフセット予測回路５
１１からはオフセットＢが出力される。

【００５０】ブロックカウンタ５０１は、データ入力に
同期するゲ−ト信号ＧＡＴＥをカウントして、その内容
ＢＬＣＴＲ−Ｍが図７オの如く順次インクリメントされ
ていき２５になると、キャリー信号ＣＬを１レベルとす
る。このとき、オフセット検出回路２で検出されるオフ
セットＯＦＦＳＥＴがＢであれば、一致回路５１２から
１レベルの一致信号が出力され、次にゲート信号が１レ
ベルになったときにＡＮＤゲート５１３を介してこの一
致信号がＪＫフリップフロップ５１４に入力され、その
出力ＳＹＮＣ−Ｍは１レベルとなる。

【００５１】しかしながら、図７の場合、ブロックカウ
ンタ５０１が２５になったときオフセットは検出されな
いので、次のゲート信号の立ち下がりで、ブロックカウ
ンタ５０１はキャリー信号ＣＬによりリセットされ、後
方保護カウンタ５０４はインクリメントされてその内容
ＢＧＣＴＲ−Ｍは４となる。このため、オフセット予測
回路５１１の出力もＣに変化する。この例での後方保護
条件は、５回中２回なので、後方保護カウンタ５０４が
７に達するまでに１度でも正しい順序で正しいオフセッ
トを検出すれば同期が確立するが、図７ウにおいては、
さらにカウントが進み再びブロックカウンタ５０１が２
５になったときにもオフセットは検出されない。

【００５２】ところで、メイン同期回路５が動作してい
るときは、後方保護カウンタ５０４のキャリー信号ＣＧ
は０レベルであり、また、ブロックカウンタ５０１の内
容が２５でないときはそのキャリー信号ＣＬも０レベル
である。更に、サブ同期検出回路６が動作していないと
きはサブ後方保護カウンタ６０４のキャリー信号ＣＧ−
Ｓは１レベルとなる。従って、この状態では、ＡＮＤゲ
ート４は開き、図７ウに示すように最初のオフセットＡ
の検出後に、異なるタイミングでオフセットＣが検出さ
れると、この検出信号ＯＦＳＯＫはＡＮＤゲート４を介
してサブ同期検出回路６に入力され、この検出回路も動
作を開始する。

【００５３】サブ同期検出回路６は、図７ケ，コ，サに
示すように、内部のブロックカウンタ６０１，後方保護
カウンタ６０４，オフセット予測回路６１１が、メイン
同期検出回路５と全く同様に動作する。そして、ブロッ
クカウンタ６０１の内容ＢＬＣＴＲ−Ｓが最初に２５に
なったときにはオフセットは検出されないが、後方保護
カウンタ６０４が４になった後に再びブロックカウンタ
６０１が２５になると、オフセットＥが検出され、予測
結果と一致するため、図７シの如く１レベルの一致信号
が一致回路６１２から出力され、ＡＮＤゲート６１３を
介してＪＫフリップフロップ６１４に出力される。よっ
て、図７スに示すように、その出力信号ＳＹＮＣ−Ｓが
１レベルとなり、ＯＲゲート７を介してタイミング発生
回路８に入力される。

【００５４】タイミング発生回路では、図７セの如く１
レベルの信号がインバータ８０１で反転されて０レベル
の信号ＳＹＮＣが生成され、この信号がＤフリップフロ
ップ８０２で遅延されると共に、その反転信号がＡＮＤ
ゲート８０４，８０６に入力される。ＡＮＤゲート８０
４には、Ｄフリップフロップ８０２の遅延信号が他端に
入力されているので、このゲートからは信号ＳＹＮＣの
０レベルへの立ち下がりに同期してパルスが出力され、
このパルスによって同期カウンタ８０５はリセットされ
る。以下、ゲート信号を２６カウントする毎にキャリー
信号ＢＬＫ−ＥＮＤが発生し、この信号によりカウンタ
はリセットされる。又、アドレスカウンタ８０８は、キ
ャリー信号ＢＬＫ−ＥＮＤを入力する毎にそのカウント
値をインクリメントさせて行く。

【００５５】以上のようにして、入力データに同期した
タイミングを発生できるようになる。ところで、図１に
示した誤り訂正回路１０及び読み出し書き込み制御回路
１２への制御信号ＭＳ，ＳＳとしては、各々、ブロック
カウンタ５０１，６０１の出力を、制御信号Ｇとしては
キャリー信号ＢＬＫ−ＥＮＤを用いている。また、メモ
リ１１へのアドレスとしては、後方保護期間中はマルチ
プレクサ２３の出力であるＭｎ及びＳｎを、同期確立後
はアドレスカウンタ８０８の出力を用いている。更に、
メモリ１１からのデータの読み出し時には、後方保護期
間において幾つのデータをメモリに記憶したかを知る必
要があるが、この数は、後方保護期間におけるオフセッ
ト検出回数Ｍｎ，Ｓｎと等しいので、マルチプレサ２４
でこれらの回数の選択してこれを読み出し書き込み制御
回路１２に出力するようにしている。

【００５６】次に、同期確立後の動作について説明す
る。同期が確立すると、信号ＳＹＮＣの反転信号は１レ
ベルになり、同期タイミング以外でキャリー信号ＢＬＫ
−ＥＮＤが１レベルとなるので、この状態では、ＡＮＤ
ゲート２２は１レベルを出力し、ＯＲゲート２０の出力
も１レベルとなる。従って、確立された同期タイミング
と異なるタイミングでオフセットが検出されたときに
は、ＡＮＤゲート３，４を通してオフセット検出信号Ｏ
ＦＳＯＫが同期検出回路５，６に入力されることとな
り、同期検出回路は上述した場合と同様の動作を開始す
る。但し、信号ＳＹＮＣが０レベルになっているので、
マルチプレクサ５０７では所定値５が選択され、この値
が後方保護カウンタ５０４，６０４にロードされる。つ
まり、後方保護の検出回数は最大３回となり、そのうち
２回正しいオフセットを検出したときのみ同期を確立す
るようにしており、同期が確立されていないときと比
べ、後方保護条件が厳しくなっている。これによって、
より確かな同期のときだけ同期タイミングを切り替える
ようにしている。この場合、初期値が５になることに合
わせて、デコーダ５０９からは−５が出力されるよう切
り替えが行われる。

【００５７】また、タイミング発生回路８では、同期が
確立して信号ＳＹＮＣがＬレベルになっても、マルチプ
レクサ８０９の切換を制御する遅延ＳＹＮＣ信号はＨレ
ベルを維持しているので、ＡＮＤゲート８０４の出力が
選択されて、この信号により同期カウンタに所定値がロ
ードされ、以降、同期カウンタ８０５はこのタイミング
に同期したタイミング信号を出力する。遅延回路８１１
の遅延時間は、同期検出回路での後方保護期間とほぼ等
しい時間に設定されているので、同期確立前に動作を開
始した他方の同期検出回路で後方保護条件が満たされて
も、その同期検出出力に基づき所定値がロードされるこ
とはない。しかしながら、遅延時間が経過した後は、マ
ルチプレクサ８０９でＯＲゲート８１０の出力が選択さ
れるようになるので、同期確立後に上述した厳しい後方
保護条件が満たされると、そのとき出力される信号ＪＫ
−ＭもしくはＪＫ−Ｓがマルチプレクサ８０９を介して
同期カウンタ８０５に入力され、この信号に基づき所定
値のロードが行われる。つまり、同期タイミングの切換
が実行されることとなる。

【００５８】尚、同期確立後に同期検出回路を動作させ
ないときは、ＡＮＤゲート８０４の出力を直接同期カウ
ンタ８０５のロード端子に入力すればよい。ところで、
前方保護回路２５は、同期確立状態においてオフセット
が所定回数連続して検出されないときがあるか否か判定
する回路であって、このような状態が発生したときは同
期を外すために、ＪＫフリップフロップ５１４，６１４
をリセットするようにしている。

【００５９】

【発明の効果】本発明によれば、後方保護期間中のデー
タを順次データメモリに格納し、同期が確立した後に正
しい同期タイミングに対応するメモリ領域からデータを
読み出すことにしたので、後方保護中の正しいタイミン
グでの有効データをデータ処理することが可能となる。
また、データメモリへ格納するデータとして、誤り訂正
後のデータを記憶するようにしたので、データ処理の高
速化が図られる。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示すブロック図であ
る。

【図２】実施例のおける同期確立前の同期検出動作を説
明するためのタイミングチャートである。

【図３】実施例のおける同期確立後の同期検出動作を説
明するためのタイミングチャートである。

【図４】実施例におけるデータメモリ構成を示すブロッ
ク図である。

【図５】実施例における同期検出回路の具体回路図であ
る。

【図６】実施例におけるタイミング発生回路の具体回路
図である。

【図７】具体回路の動作を説明するためのタイミングチ
ャートである。

【符号の説明】

１ データバッファ ２ オフセット検出回路 ３，４ ＡＮＤゲート ５，６ 同期検出回路 ７，９ ＯＲゲート ８ タイミング発生回路 １０ 誤り訂正回路 １１ データメモリ １２ 読み出し書き込み制御回路 ２０，５０２ ＯＲゲート ２２，５０３，５０５，５０６，５１３ ＡＮＤゲート ２３，２４，５０７ マルチプレクサ ２５ 前方保護回路 ５０１ ブロックカウンタ ５０４ 後方保護カウンタ ５０８ 加算器 ５０９ デコーダ ５１１ オフセット予測回路 ５１２ 一致回路 ５１４，６１４ ＪＫフリップフロップ ８０５ 同期カウンタ ８０８ アドレスカウンタ

フロントページの続き (56)参考文献 特開 平６−46046（ＪＰ，Ａ) 特開 平４−323928（ＪＰ，Ａ) 特開 平４−287442（ＪＰ，Ａ) 特開 平５−207006（ＪＰ，Ａ) 特開 平５−260036（ＪＰ，Ａ) 特開 平５−235925（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/08

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 予め定められた同期パターンが付加され
   た信号を受信し、該同期パターンの周期性を検出して受
   信システムの同期を確立する同期再生回路において、前
   記同期パターンを検出する同期パターン検出回路と、該
   同期パターン検出回路の検出出力によりトリガされ、所
   定数のブロック中に正しいタイミングで前記同期パター
   ンを所定回数検出して同期を確立する同期検出回路と、
   正しいタイミングでの同期パターンが検出されることに
   より書き込み動作が開始され、その時点より受信データ
   をブロック毎に順次記憶するデータメモリとを備え、前
   記同期検出回路によって同期が確立されたことを検出し
   た後、書き込み開始時点から後方保護条件を満たす同期
   パターンを検出するまでの期間中のデータを前記データ
   メモリから読み出すことを特徴とする同期再生回路。
2. 【請求項２】 前記後方保護期間において同期が確立し
   なかった場合、前記データメモリに格納されているデー
   タは、前記同期検出回路における次の後方保護期間中の
   受信データにより上書きされ削除されることを特徴とす
   る請求項１記載の同期再生回路。
3. 【請求項３】 前記同期検出回路は、互いに異なるタイ
   ミングの前記同期パターン検出出力により動作する複数
   の同期検出回路により構成され、該複数の同期検出回路
   における後方保護期間中の受信データをブロック毎に、
   各々、前記データメモリの別々のメモリ領域に格納する
   ことを特徴とする請求項１記載の同期再生回路。
4. 【請求項４】 前記同期再生回路は、前記複数の同期検
   出回路のうち同期の確立を検出した同期検出回路に対応
   する前記メモリ領域を選択してデータを読み出すことを
   特徴とする請求項３記載の同期再生回路。
5. 【請求項５】 前記同期再生回路は、更に、受信データ
   に誤り訂正処理を施す誤り訂正回路を備え、前記データ
   メモリは誤り訂正後のデータを前記データメモリに格納
   することを特徴とする請求項１乃至４記載の同期再生回
   路。
6. 【請求項６】 前記同期検出回路は、前記同期パターン
   検出出力に基づいて後方保護期間における同期パターン
   検出回数をカウントするカウンタを有し、該同期パター
   ン検出回数をアドレスとして前記データメモリへのデー
   タ書き込みを行うことを特徴とする請求項１乃至５記載
   の同期再生回路。