JPH07112191B2 - 同期信号検出回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディジタル信号を再生あるいは受信する装置
の同期信号が検出されなかった場合に、正しく同期信号
を検出する回路に関するものである。

〔従来の技術〕

第７図は伝送される再生データ列の例と検出されるべき
同期信号を対比した図、第８図は従来の同期信号検出回
路を示すブロック回路図、第９図はそのタイミング図で
ある。図において、（１）はシリアル／パラレル変換器
（以下、「S/P変換器」という）、（２）は同期信号パ
ターン一致検出部（以下、「パターン一致検出部」とい
う）、（３）はブロック長データシンボルカウンタ（以
下、「シンボルカウンタ」という）、（４）はANDゲー
トで、検出同期信号ａと検出ウインドウ信号ｂが入力さ
れる。（５）は欠落検出部で、同期信号の欠落を検知し
て欠落検出ゲート信号を発生する。（６）は検出同期信
号ｃと欠落検出ゲート信号（以下、「検出ゲート信号」
という）ｄが入力されるANDゲート、（７）は検出ゲー
ト信号ｄと検出ウインドウ信号ｂが入力されるANDゲー
ト、（８）はゲート（６）の出力信号ｅとゲート（７）
の出力信号ｆが入力されるORゲート、（９）はゲート
（８）の出力信号ｇとトラック毎に入力されるリセット
パルスが入力されるORゲートで、その出力信号はシンボ
ルカウンタ（３）にリセット信号として入力される。

次に動作について説明する。S/P変換器（１）に入力さ
れた再生データは、パラレルデータに変換され、パター
ン一致検出部（２）で同期信号パターンと照合され、一
致すれば検出同期信号と判断して例えば第９図（ａ）の
ような信号が出力される。この同期信号ａのうち、星印
は正規の同期信号の位置を示しており、星印のない信号
は疑似同期信号である。シンボルカウンタ（３）は、出
力同期信号ｆおよびトラック毎に入力されるリセットパ
ルスでリセットされ、クロックパルスをＰ個計数したと
きから次のリセットパルスが入力されるまでの期間だ
け、すなわち、正規の同期信号が入力される期間の付近
だけウインドウを開く検出ウインドウ信号ｂ（第９図
（ｂ）図示）を出力する。ANDゲート（４）はこの検出
ウインドウ信号ｂが開いている期間に入力された検出同
期信号ａを通過させ、星印のある位置以外の疑似検出同
期信号を除去した同期信号ｃ（第９図（ｃ）図示）を出
力する。

欠落検出部（５）は、正規の（正しい）同期信号が欠落
していると判断した区間だけ“L"レベルとなる同期信号
欠落検出ゲート信号（以下、「検出ゲート信号」とい
う）ｄ（第９図（ｄ）図示）をANDゲート（７）に送出
する。

ゲート（６）にはゲート（４）の出力信号ｃと検出ゲー
ト信号ｄが入力され、データトラックの先頭の同期信号
はそのまま通されて第９図（ｅ）に示す信号ｅを出力す
る。

ANDゲート（７）には検出同期信号ａと検出ゲート信号
ｄが入力され、第９図（ｆ）に示す信号ｆを出力する。

ORゲート（８）にはゲート（６），（７）の出力信号e,
fが入力され、第９図（ｇ）に示す同期信号ｇが出力さ
れる。

ORゲート（９）には出力同期信号ｇと、トラック毎のリ
セットパルスが入力され、シンボルカウンタ（３）にリ
セット信号を送出する。

第10図は他の従来例のブロック回路図で、シンボルカウ
ンタ（３）は、クロックパルスをｑ個計数したとき、す
なわち、次の同期信号が検出されるべきタイミングで保
護同期信号（ｈ）（第11図（ｈ）図示）を送出し、ORゲ
ート（10）はこの信号ｈとゲート（８）の出力信号ｇ
（第11図（ｈ）図示）を入力として第11図（ｉ）に示し
た同期信号ｉを出力する。

〔発明が解決しようとする課題〕

従来の同期信号検出回路は以上のように構成されている
ので、一旦同期信号が欠落すると、最初に検出された同
期信号にもとづいて復元されるので、最初に検出された
同期信号が疑似同期信号であった場合、第９図および第
11図に示したように、正しくない同期信号で検出ゲート
信号ｄが“H"レベルに戻ってしまうため、欠落や誤同期
信号が続き、なかなか正規の同期信号に復帰しないとい
う問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、一旦同期信号が欠落しても、疑似同期信号に
よる誤同期を低減することができる同期信号検出回路を
得ることを目的とする。

〔課題を解決するための手段〕

請求項１の発明に係る同期信号検出回路は、検出した同
期信号と、１または複数ブロック前の検出同期信号との
タイミングを比較する手段と、このタイミングが一致し
た同期信号を検出した同期信号の欠落部分に補充する手
段とを備えたものである。

請求項２の発明に係る同期信号検出回路は、出力同期信
号でリセットされ、クロックパルスを計数して正規の同
期信号のタイミングで保護同期信号を発生する手段を備
え、この保護同期信号を請求項１の手段同期信号に加算
するようにしたものである。

請求項３の発明に係る同期信号検出回路は、出力同期信
号でリセットされてクロックを計数し、正規の同期信号
のタイミングで保護同期信号を発生する手段と、この発
生手段のクロック計数値を、正しいパリティ信号が検出
されたとき、当該受信データ列の同期信号とパリティ信
号の配置によって定まるクロック数に修正する手段と、
検出同期信号に上記保護同期信号を加算して同期信号と
して出力する手段とを備えたものである。

〔作用〕

請求項１の発明によれば、１または複数ブロック前の検
出同期信号をタイミングの一致した検出同期信号だけを
欠落部分に補充するので、検出同期信号ａのなかにラン
ダムに発生する疑似同期信号を同期信号として誤検出す
ることが低減され、同期復元が正しく行なわれる。

また、請求項２の発明によれば、正規のタイミングで発
生される保護同期信号を、請求項１の出力同期信号に加
算するので、同期信号の欠落が生じないように補充され
る。

また、請求項３の発明によれば、正しいパリティ信号が
検出されたとき、保護同期信号発生手段のクロック計数
値を、データ列の同期信号とパリティ信号の配置にもと
づいた所定値に修正するので、保護同期信号の発生タイ
ミングが正規のタイミングに修正され、この保護同期信
号が検出同期信号の欠落部分に補充される。

第１図は請求項１の発明の一実施例のブロック回路図、
第２図はそのタイミング図である。図において、（11）
は１ブロック長遅延部で、検出同期信号ａを１ブロック
長遅延させる。（12）はANDゲートで、検出同期信号ａ
と１ブロック長遅延部（11）の出力信号とが入力され、
出力信号ｊをANDゲート（７）に送出する。

次に第８図に示した従来例と異なる部分の動作を説明す
る。

１ブロック長遅延部（11）は、検出同期信号ａ（第２図
（ａ）図示）を１ブロック長遅延させてANDゲート（1
2）に送出する。ANDゲート（12）はこの入力信号と１ブ
ロック長後の検出同期信号ａとのAND信号ｊ（第２図
（ｊ）図示）をANDゲート（７）に送出する。ANDゲート
（７）はこの信号ｊと検出ゲート信号ｄのAND信号ｋ
（第２図（ｋ）図示）をORゲート（８）に送出する。OR
ゲート（８）はこの信号ｋとANDゲート（６）の出力信
号ｅ（第２図（ｅ）図示）のOR信号ｌ（第２図（ｌ）図
示）を出力する。この出力同期信号ｌは、正しい周期の
信号となるが、この実施例では、ANDゲート（７）から
の出力はないので、一部が欠落した同期信号となる。

第３図は請求項２の発明の一実施例のブロック回路図、
第４図はそのタイミング図で、第１図の実施例と異なる
点は、シンボルカウンタ（３）において、リセット信号
でリセットされたときからクロックパルスを計数し、正
規の同期信号の周期に相当するクロックパルス数ｑに達
したとき保護同期信号ｍ（第４図（ｍ）図示）を出力
し、この信号ｍとORゲート（８）の出力信号ｌ（第４図
（ｌ）図示）とをORゲート（13）に入力してOR信号ｎを
同期信号ｎ（第４図（ｎ）図示）として出力する構成と
したものである。

このようにすると、第１図の実施例において生じた出力
同期信号ｌの欠落部分を保護同期信号ｍで補充すること
ができる。

第５図は請求項３の発明の一実施例のブロック回路図、
第６図はそのタイミング図である。図において、（14）
はパリティチェック部で、S/P変換器（１）から入力さ
れる再生データ（第７図（ａ）参照）のパリティ信号の
正誤をチェックし、その結果が正しかったときにパリテ
ィ一致検出信号ｏ（第６図（ｏ）図示）をシンボルカウ
ンタ（３）に送出した当該カウンタ（３）の計数値を所
定値に設定し、その時からクロックパルスをｒ個計数し
たとき保護同期信号ｍ（第６図（ｍ）図示）を送出する
ようにしたものである。

このようにすると、同期信号から一定の時間後に送出さ
れるパリティ一致検出信号ｏにもとづいて、保護同期信
号ｍが発生されるので、第３図の実施例と同様に欠落部
に正しいタイミングの保護同期信号を補充することがで
きる。

なお、第７図に示した再生データ列については、同期信
号が一定長データ毎に付加されていれば、そのパターン
はどのようなものでもよく、ブロックアドレスやID、パ
リティの記録箇所やデータ容量は任意でよい。

また、検出同期信号をはじめ、各信号およびゲートの極
性は、同じ機能を満たせばどのように選んでもよい。

〔発明の効果〕

以上のように、請求項１の発明によれば、同期信号欠落
時に、検出同期信号の周期性をチェックして正しい同期
信号が存在する場合のみ出力するように構成したので、
誤同期を低減し、同期復元が正しく行なわれる効果があ
る。

また、請求項２の発明によれば、正しい同期信号にもと
づいてクロックパルスを計数し、次の同期信号が検出さ
れるべきタイミングで保護同期信号を発生させ、この信
号を同期信号の欠落部分に補充するように構成したので
誤同期を低減し、同期信号の欠落が防げる効果がある。

【図面の簡単な説明】

第１図は請求項１の発明の一実施例のブロック回路図、
第２図はそのタイミング図、第３図は請求項２の発明の
一実施例のブロック回路図、第４図はそのタイミング
図、第５図は請求項３の発明の一実施例のブロック回路
図、第６図はそのタイミング図、第７図は入力再生デー
タ例とその検出された同期信号とを示す図、第８図は従
来の同期信号検出回路のブロック回路図、第９図はその
タイミング図、第10図は他の従来の同期信号検出回路の
ブロック回路図、第11図はそのタイミング図である。 （１）…S/P変換器、（２）…同期信号パターン一致検
出部、（３）…ブロック長データシンボルカウンタ、
（４），（６），（７），（12）…ANDゲート、（５）
…欠落検出部、（８），（９），（13）…ORゲート、
（11）…１ブロック長遅延部、（14）…パリティチェッ
ク部。 なお、各図中、同一符号はそれぞれ同一、または相当部
分を示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】一定長のデータに同期信号が付加されたブ
   ロックで構成されたデータ列を受信し、このデータ列か
   ら同期信号を検出するように構成されたものにおいて、
   検出された同期信号を１または複数ブロック長遅延させ
   る手段と、この遅延された同期信号と現在の検出同期信
   号とのタイミング比較して一致した同期信号をとり出す
   手段と、このとり出した同期信号を上記現在の検出同期
   信号の欠落部分に補充して同期信号として出力する手段
   とを備えたことを特徴とする同期信号検出回路。
2. 【請求項２】請求項（１）において、同期信号の欠落部
   分にタイミングが一致した同期信号が補充された同期信
   号でリセットされ、クロックパルスを計数して正規の同
   期信号のタイミングに保護同期信号を発生する手段と、
   この保護同期信号を上記リセットに用いられた同期信号
   に加算して同期信号として出力する手段とを備えた同期
   信号検出回路。
3. 【請求項３】一定長のデータに同期信号、アドレス信
   号、識別信号、パリティ信号等を付加したブロックで構
   成されたデータ列を受信し、このデータ列から同期信号
   を検出するように構成されたものにおいて、出力する同
   期信号でリセットされてクロックパルスを計数して正規
   の同期信号のタイミングに保護同期信号を発生する手段
   と、上記データ列から正しいパリティ信号を検出したと
   き上記手段のクロックパルスの計数値を正規の同期信号
   からパリティ信号が検出されるまでのタイミングに相当
   する所定値に修正する手段と、上記保護同期信号を検出
   された同期信号の欠落部分に補充して同期信号として出
   力する手段とを備えたことを特徴とする同期信号検出回
   路。