JPH02206070A - 同期検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばＰＣＭオーディオやディジタルＶＴＲ
等のディジタル記録再生装置に適用される同期検出回路
に関し、特に、誤検出された同期信号を最初の同期信号
とすることにより生じるエラーの発生を大幅に減少させ
ることができるとともに、同期信号の見逃しによるエラ
ーの発生を防止できるようにした同期検出回路に関する
ものである。

〔従来の技術〕

パルス符号変調方式（ＰＣＭ）オーディオやディジタル
ビデオテープレコーダ等のディジタル記録再生装置にお
いては、例えば第３図に示すように、記録時にデータが
所定長のブロック単位に分割され、各ブロックのデータ
にその先頭であることを示す同期信号と、ブロック識別
用のブロックアドレスとを付加したディジタルデータが
記録される。そして、再生時には、シリアル・パラレル
変換回路で各ブロックのデータをブロックアドレス、デ
ータＯ、データｌ、・・・、データＮに分割する一方、
前記再生データから同期分離部によって分離された同期
信号をもとにして各種タイミング発生器で所定のタイミ
ング信号を生成させ、所定のタイミングでシリアル・パ
ラレル変換回路からメモリ書き込み回路を介してメモリ
のブロックアドレスで示される領域にそれぞれデータＯ
、データ１、・・・、データＮが書き込まれる。

ところで、記録されたデータを再生する場合には、ドロ
ップアウトやノイズ等の影響によって同期信号が検出さ
れなかったり、同期信号でない部分を同期信号と誤って
検出することがある。同期信号が誤検出されると、１つ
のブロックを分割している途中でその誤検出された同期
信号に基づいてメモリへの書き込みが行われるので、そ
のブロック全体のデータがエラーとなり、また、同期信
号が検出されずに見逃されると、見逃された同期信号に
対応するブロックのデータが所定のタイミングでメモリ
に書き込まれな（なるので、そのブロック全体のデータ
がエラーとなる。

従来、このようなエラーの原因となる同期信号の誤検出
や見逃し等の検出ミスを防止するために、例えば第４図
に示すように、同期保護部を同期検出部に付加する構成
が知られている。

この同期保護部は、同期検出部（１）に接続されるウィ
ンドウ発生器（２）及び同期識別回路（３）と、同期識
別回路（３）に接続される疑似同期信号発生器（４）と
を備えている。

すなわち、前記同期検出部（１）は、第５図（ａ）に示
す再生信号から同図（ｃ）に示すように同期信号（ｃ−
１）　、　（ｃ−２）　、　（ｃ−３）を検出して前記
ウィンドウ発生器（２）及び同期識別回路（３）に出力
するように構成されている。

また、前記ウィンドウ発生器（２）は最初の同期信号（
ｃ−１）を入力した後、第５図（ｂ）に示すように次の
同期信号（ｃ−２）が検出されるべき期間にＨとなるウ
ィンドウパルス（ｂ−１）を発生するように構成されて
いる。

そして、前記同期識別回路（３）は、最初の同期信号（
ｃ−’１）を入力した時に各種タイミング発生器（５）
を介して所定のタイミングでメモリ書き込み回路（８）
を作動させてシリアル・パラレル変換回路（７）から同
期信号（ｃ−１）に対応するブロックのデータをメモリ
に書き込ませるように構成される。また、この同期識別
回路（３）は、この後、ウィンドウパルス（ｂ−１）が
Ｈとなっている間に次の同期信号（ｃ−２）が検出され
たか否かを識別し、ウィンドウパルス（ｂ−１）がＨと
なっている間に次の同期信号（ｃ−２）が検出された場
合には該同期信号（ｃ−２）が正規のものであるとみな
して各種タイミング発生器（５）にその同期信号（ｃ−
２）を入力させ、各種タイミング発生器（５）を作動さ
せて所定のタイミングでメモリ書き込み回路（８）を作
動させ、シリアル・パラレル変換回路（７）から同期信
号（ｃ−２）に対応するブロックのデータをメモリ内の
ブロックアドレスで示される領域に書き込ませるように
構成される。

また、同期識別回路（３）は、例えば同期信号（Ｃ３）
のように誤検出された同期信号（ｃ−３）が入力される
時には同期信号（ｃ−３）を各種タイミング発生器（５
）に受付させないようにしである。その結果、メモリへ
の再生データの記入が誤検出された同期信号（ｃ−３）
をもとにして実行されることはな（、この誤検出された
同期信号（ｃ−３）は除去されることになる。更に、こ
の同期識別回路（３）は、例えばウィンドウパルス（ｂ
−２）がＨとなっている間に正規の同期信号（ｃ−４）
が入力されない場合に同期エラー信号（ｅ）を前記疑似
同期信号発生器（４）に出力し、この疑似同期信号発生
器（４）で正規の同期信号（ｃ−４）が検出されるべき
タイミングに同期信号（ｃ−４）と同じ波形の疑似同期
信号（ｆ）を強制的に生成させ、この疑似同期信号（ｆ
）をもとにして各種タイミング発生器（５）を作動させ
て所定のタイミングでメモリ書き込み回路（８）を作動
させ、シリアル・パラレル変換回路（７）から同期信号
（ｃ−４）に対応するブロックのデータをメモリ内のブ
ロックアドレスで示される領域に書き込ませるように構
成されている。

従って、この同期保護回路を同期検出部（１）に付加し
た構成では、最初の同期信号が正規の同期信号であれば
、その後に誤検出された同期信号や同期信号の見逃しに
よりエラーが発生することを防止できることになる。

ところが、上記の同期保護回路においては、最初の同期
信号（ｃ−１）が正規の同期信号であることが前提にな
っているが、最初の同期信号（ｃ−１）が正規の同期信
号であることは何隻保証されない。

したがって、例えば第６図に示すように、最初の同期信
号（ｃ−１）が誤検出されたものであれば、ウィンドウ
パルス（ｂ−１）　、　（ｂ−２）のタイミングが正規
の同期信号（ｃ−２）あるいは（ｃ−３）のタイミング
からずれ、その後に再生データ（ａ）から正規の同期信
号（ｃ−２）　、　（ｃ−３）が検出されても次々と同
期エラーが続いて正規の同期信号（ｃ−２）あるいは（
ｃ−３）と異なるタイミングで疑似同期信号（ｆ−１）
　、　（ｆ−２）が生成される。そして、この疑似同期
信号（ｆ−１）。

（ｆ−２）をもとにしてデータのメモリへの書き込みが
行われることになるので、全てのブロックのデータがエ
ラーとなる。

そこで、従来の同期保護回路では、このような不都合を
回避するため、第４図に示すように、同期エラーが連続
して発生する場合に同期エラーの連続回数を計数し、そ
のカウント数が所定回数、例えばＭ回以上になるときに
最初の同期信号（ｃ−１）が誤検出されたものと判定す
る連続同期エラー検出器（６）を設け、連続してＭ回収
上連続して同期エラーが生じた時には最初に検出された
同期信号（ｃ−１）が誤検出であったとみなしてその後
に検出される同期信号を新たに最初の同期信号とし、こ
の新たな同期信号の入力からその正誤を判定するまでの
一連の動作を繰り返すようにしである。

しかし、連続同期エラー検出器（６）を設けた場合であ
っても、同期検出部（１）から最初の同期信号として入
力される同期信号が正規のものであるという保証はなく
、誤検出された同期信号が最初の同期信号とされる確率
を十分に低くすることはできない。

一方、同期信号の誤検出を防止するために、同期検出回
路を、例えば第７図に示すように、多数の同期信号を検
出して多数決理論で同期信号を検出する多数決同期検出
回路で構成することが提案されている。この多数決同期
検出回路においては、再生データ（ａ）が順に正規の同
期信号周期で同期検出部Ｃ（１３）からシフトレジスタ
Ｂ　（１５）を介して同期検出部Ｂ　（１２）に、同期
検出部Ｂ　（１２）からシフトレジスタＡ　（１４）を
介して同期検出部Ａ　（１１）に送られ、同期検出部Ｃ
（１３）で検出された最新の同期信号（ｃ−３）と、同
期検出部Ｂ　（１２）で検出されたその前の同期信号（
ｃ−２）と、同期検出部Ａ（１１）で検出された最古の
同期信号（ｃ−１）とが多数決論理回路（１６）に入力
される。そして、最後段の同期検出部Ａ　（１１）で同
期信号（ｃ−１）が検出される時に他の同期検出部Ｃ（
１３）あるいは同期検出部Ｂ　（１２）で検出される同
期信号（ｃ−３）あるいは（ｃ−２）のうちの少なくと
も一方が同時に多数決論理回路（１６）に入力される場
合に最後段の同期検出部Ａ　（１１）で検出された同期
信号（ｃ−１）が正規の同期信号とみなされ、多数決論
理回路（１６）から各種タイミング発生器（５）に入力
される。そして、この同期信号（Ｃ１）をもとにして各
種タイミング発生器（５）が所定の各種のタイミング信
号を発生し、所定のタイミングでメモリ書き込み回路（
８）を作動させて最初の同期信号（ｃ−１）に対応する
ブロックのデータをシリアル・パラレル変換回路（７）
からメモリに書き込ませるようになっている。

このような多数決同期検出回路においては、多数（ここ
では３つ）の同期信号を一度にチエツクすることになる
ので、同期信号を誤検出する確率は非常に低くなる。

〔発明が解決しようとする課題〕

しかしながら、上記の多数決同期検出回路によれば、３
つの同期信号（ｃ−１）　、　（ｃ−２）及び（ｃ−３
）のうちの２つが偶然に誤った場合には、同期信号は検
出されないことになる。また、ジッタ等の影響によって
同期信号（ｃ−１）と同期信号（ｃ−２）との周期が１
ビツトでもずれると、最初の同期信号（ｃ−１）が同期
検出部Ａ　（１１）で検出される時に他の同期信号（ｃ
−２）及び（ｃ−３）が他の同期検出部Ｂ　（１２）あ
るいは同期検出部Ｃ（１３）では検出されない。その結
果、同期信号の見逃しが発生する率が大きくなり、この
繰り返しが連続してブロックのデータが全てエラーとな
る確率が却って高くなる。

加えて、同時に検出する同期信号の数に応じて同期検出
部（１１）〜（１３）とこれよりも１つ少ないシフトレ
ジスタ（１４）　、　（１５）を設ける必要があり、■
ブロックのデータが約３００ビツトにも及ぶことを考慮
すると、回路構成の大規模化が無視できない問題となる
。

本発明は、上記の事情を考慮してなされたものであり、
誤検出された同期信号を最初の同期信号とすることによ
り生じるエラーの発生を大幅に減少させることができる
とともに、同期信号の見逃しによるエラーの発生を防止
できるようにした同期検出回路の提供を目的とするもの
である。

〔課題を解決するための手段］ 本発明に係る同期検出回路は、従来の課題を解決すると
ともに上記の目的を達成するために、所定長のブロック
に分割され、各ブロックにその先頭であることを示す同
期信号が付加されたディジタルデータを再生した再生デ
ータから同期信号を検出し、シリアル・パラレル変換回
路に入力された前記再生データをメモリに書き込むメモ
リ書き込み回路の動作タイミングを制御するタイミング
発生器に前記同期信号を入力させる同期信号検出回路に
おいて、次のような手段を講じである。

即ち、再生データから正規の同期信号を分離して出力す
る正規同期検出部と、誤検出された同期信号のタイミン
グ発生器への入力を禁止し、正規同期検出部で検出され
た正規の同期信号の次の正規の同期信号が検出されない
同期エラーの発生時に前記衣の同期信号に対応する疑似
同期信号をタイミング発生器に入力させ、前記同期エラ
ーが連続して発生する時にその連続回数を計数し、その
連続回数が所定回数となるときに最初に正規同期検出部
が検出した同期信号が誤検出されたものと判定する同期
保護部と、正規同期検出部及び同期保護部の動作モード
を切り換えるモード切換回路とが設けられる。

そして、正規同期検出部は、前記再生データを順に正規
の同期信号周期ずつ異なるタイミングで入力し、再生デ
ータから同期信号を分離して出力する同期検出部と、各
同期検出部から同期信号を入力し、再生データが最も遅
れて人力される最後段の同期検出部が同期信号を検出す
るときに全同期検出部の過半数が同期信号を検出する場
合に最後段の同期検出部が検出した同期信号を正規の同
期信号とみなして正規の同期信月として出力する多数決
論理回路とを有し、前記モード切換回路が、最初に正規
の同期信号が検出された時に正規間期検出部及び同期保
護部の動作モードを、正規同期検出部が再生データから
多数決論理回路によって正規の同期信号を検出し、同期
保護部の動作が休止される第１の動作モード（１）から
、同期保護部が作動し、正規同期検出部の多数決論理回
路の動作が休止され、最後段の同期検出部が検出した同
期信号が同期保護部及びタイミング発生器に出力される
第２の動作モード（［）に切り換え、同期保護部内で同
期エラーの連続回数にもとづき最初に正規同期検出部が
検出した同期信号が誤検出されたものと判定された時に
正規同期検出部及び同期保護部の動作モードを前記第２
の動作モード（■■）から第１の動作モード（１）に切
り換えるように構成される。

〔作　用〕

本発明の同期検出回路によれば、正規同期検出部が複数
の同期信号を同期検出部で検出し、多数決論理回路にお
いて多数決理論に従って正規の同期信号を検出するよう
に構成されているので、同期検出部によって最初に検出
される同期信号が正規の同期信号となる確率が非常に高
くなり、誤検出された同期信号が最初の同期信号として
同期保護回路に入力される確率は非常に低くなる。

そのうえ、同期保護回路内で同期エラーの連続回数に基
づき最初の同期信号が誤検出された同期信号か否かが判
定されるので、誤検出された同期信号を最初の同期信号
とすることにより生じるエラーの発生が大幅に減少する
。

また、最初の同期信号が正規の同期信号と判定された後
は、モード切換回路によって同期検出部から多数決理論
によらずに検出された同期信号を同期保護回路に入力す
るので、多数決理論によれば見逃され得る正規の同期信
号を見逃さずに検出することができ、正規の同期信号の
見逃しによるエラーの増大が防止されることになる。

〔実施例〕

本発明の一実施例を第１図及び第２図に基づいて説明す
れば、以下の通りである。

第１図に示すように、再生データ（ａ）から正規のタイ
ミングで検出された同期信号（ｃ−１）　、　（ｃ−２
）を検出して出力する正規同期検出部としての多数決同
期検出回路（１０）は、再生データ（ａ）を最初に入力
する同期検出部Ｂ　（１２）と、これに順に接続された
シフトレジスタ（１４）及び別の同期検出部Ａ（１１）
と、同期検出部Ｂ　（１２）及び同期検出部Ａ（１１）
に接続された多数決論理回路（１６）で構成される。

上記シフトレジスタ（１４）には、同期検出部Ａ（１１
）と共通にシリアル・パラレル変換回路（７）が接続さ
れ、このシリアル・パラレル変換回路（７）で１ブロツ
クのシリアルデータから分割されたブロックアドレスと
Ｎ＋１個のパラレルデータを、各種タイミング発生器（
５）によってタイミング制御されるメモリ書き込み回路
（８）を介してメモリのブロックアドレスで示される領
域に書き込むように構成される。

前記シフトレジスタ（１４）は、前段の同期検出部Ｂ　
（１２）と後段の同期検出部Ａ　（１１）とが正規の同
期信号の周期と同じ周期で配置されるように、前段の同
期検出部Ｂ　（１２）から１ブロツクの再生データ（ａ
）を入力したのち所定の同期信号周期が経過した時に後
段の同期検出部Ｂ　（１１）に再生データ（ａ）を転送
するように構成される。

また、前段の同期検出部Ｂ　（１２）は、再生データ（
ａ）を入力するとその先頭に付された同期信号（Ｃ１）
あるいは（ｃ−２）を分離して多数決論理回路（１６）
に出力するように構成され、後段の同期検出部Ａ（１１
）は再生データ（ａ）を入力するとその先頭に付された
同期信号（ｃ−１）を分離して多数決論理回路（１６）
と同期保護回路（２０）に出力するように構成される。

更に、多数決論理回路（１６）は、後段の同期検出部Ａ
（１１）が最初の同期信号（ｃ−１）を検出したときに
同時に前段の同期検出部Ｂ　（１２）が次の同期信号（
ｃ−２）を検出する時に最初の同期信号（ｃ−１）が正
規のタイミングで検出されたものとみなしてその同期信
号（ｃ−１）を同期保護回路（２０）に出力するように
構成される。そして、この同期信号（ｃ４）を出力した
後は、モード切換回路（３ｏ）によって同期保護回路（
２０）において同期エラーが連続して所定回連続するこ
とが検出されるまでモード切換回路（３０）によって多
数決論理回路（１６）の動作を停止させ、同期検出部Ａ
（１１）が検出した後続の同期信号（ｃ−２）を直接に
同期保護回路（２０）及び各種タイミング発生器（５）
に出力する動作モードに切換えられるようになっている
。

同期保護部を構成する上記の同期保護回路（２０）は、
多数決論理回路（１６）及び後段の同期検出部Ａ（１１
）に接続されたウィンドウ発生器（２１）と、多数決論
理回路（１６）及び後段の同期検出部Ａ（１１）に接続
された同期識別回路（２２）と、同期識別回路（２２）
に接続された疑似同期信号発生器（２３）及び連続同期
エラー検出器（２４）からなる。

前記ウィンドウ発生器（２１）は、正規のタイミングで
検出されたものとみなされて多数決論理回路（１６）か
ら最初に出力される同期信号（ｃ−１）を入力すると、
後続の同期信号（ｃ−２）が検出されるべき期間にＨと
なるうイントウパルス（ｂ）を発生するように構成され
る。そして、次の同期信号（ｃ、２）の検出期間以降は
、同期保護回路（２０）において同期エラーが連続して
所定回連続することが検出されるまでは後段の同期検出
部Ａ　（１１）が検出する同期信号（ｃ−２）あるいは
これに対応する疑似同期信号をもとにしてウィンドウパ
ルス（ｂ）を発生するように構成される。

また、同期識別回路（２２）は、後段の同期検出部Ａ　
（１１）から出力される同期信号（ｃ　−２）とウィン
ドウ発生器（２１）のウィンドウパルス（ｂ）とを入力
して、ウィンドウパルス（ｂ）がＨとなる期間に後続の
同期信号（ｃ−２）が人力されるか否かによって正規の
タイミングで同期信号（ｃ−２）が検出されているか否
かを識別し、正規のタイミングで同期信号（ｃ−２）が
検出されている場合には同期検出部Ａ（１１）からその
同期信号（ｃ−２）を各種タイミング発生器（５）に入
力させるように構成される。また、同期識別回路（２２
）は、ウィンドウパルス（ｂ）がＬとなる期間に後続の
同期信号が入力される時にはその同期信号の各種タイミ
ング発生器（５）への入力を禁止し、更に、ウィンドウ
パルス（ｂ）がＨとなる期間に検出されるべき同期信号
が検出されなかった場合には同期エラー信号（ｅ）を疑
似同期信号発生器（２３）及び連続同期エラー検出器（
２４）に出力するように構成される。

前記疑似同期信号発生器（２３）は、同期エラー信号（
ｅ）を入力すると同期信号が検出されるべき正規のタイ
ミングにその同期信号と同じ波形の疑似同期信号（ｆ）
を強制的に生成し、各種タイミング発生器（５）に入力
させるようになっている。

連続同期エラー検出器（２４）は、同期エラー信号（ｅ
）を入力するとカウントアツプされ、同期エラー信号（
ｅ）が所定の時間内に繰り返して入力されない時にリセ
ットされる。そして、同期エラー信号（ｅ）のカウント
数が所定値に達するとモード切換信号をモード切換回路
り３０）に出力するように構成されている。

モード切換回路（３０）は、多数決同期検出回路（１０
）が最初の同期信号（ｃ−１）を検出した時に多数決同
期検出回路（１０）及び同期保護回路（２０）の動作モ
ードを、多数決同期検出回路（１０）が最初の同期信号
（ｃ−１＞を検出するまで実行される第１の動作モード
（Ｉ）から、この後に実行される第２の動作モード（Ｉ
Ｉ）に切換えるように構成されている。

第１の動作モード（１）では同期保護回路（２０）の動
作を停止させる一方、多数決同期検出回路（１０）によ
る同期信号の検出が繰り返される。一方、第２の動作モ
ード（ＩＩ）では、多数決同期検出回路（１０）で後段
の同期検出部Ａ　（１１）により再生データ（ａ）から
分離された同期信号を多数決理論によらずに次の同期信
号（ｃ−２）として同期保護回路（２０）に入力させる
とともに、同期保護回路（２０）を作動させる。そして
、モード切換回路（３０）は、更に、第２の動作モード
（ＩＩ）において同期保護回路（２０）の連続同期エラ
ー検出器（２４）により最初の同期信号（ｃ−１）が誤
検出された同期信号であると判定されたときに、同期検
出回路の動作モードを第２の動作モード（ＩＩ）から第
１の動作モード（Ｔ）に切戻すように構成されている。

次にこの同期検出回路の動作を第２図に基づき説明する
。

同期検出回路の動作は、前記第１の動作モード（１）で
開始される。すなわち、動作の開始後、まず、同期検出
部Ｂ　（１２）および同期検出部Ａ　（１１）によって
同期信号（ｃ−１）　、　（ｃ−２）を検出した後（Ｓ
ｌ）、一方では第２の動作モード（ＩＩ）への移行に備
えて後段の同期検出部Ａ（１１）によって検出される同
期信号（ｃ−１）を同期保護回路（２０）に入力させ、
次の同期信号（ｃ−２）の正誤判定用のウィンドウパル
ス（ｂ）を生成させ（Ｓ３）、他方では多数決論理回路
（１６）において、同期検出部Ａ（１１）によって検出
同期信号（ｃ−１）が検出される時に同期検出部Ｂ　（
１２）において同期信号（ｃ−２）が検出されるか否か
によって同期信号（ｃ−１）が正規のタイミングで検出
されたか否かが判定される（Ｓ２）。そして、同期信号
が正規のタイミングで検出されるまで同期信号の検出（
Ｓｌ）と多数決論理回路（１６）による最初の同期信号
（ｃ−１）の正誤の判定（Ｓ２）が繰り返される。

この判定において、同期信号（ｃ−１）が検出される時
に同期信号（ｃ−２）が検出される場合には同期信号（
ｃ−１）が正規の同期信号と判定され、各種タイミング
発生器（５）にその同期信号（ｃ−１）を人力させ、所
定のタイミングでメモリ書き込み回ＦＩ！！（８）を作
動させて、シリアル・パラレル変換回路（７）からメモ
リにデータを書き込ませる（Ｓ４）。

この書き込みが終了すると、モード切換回路３０が動作
モードを第１の動作モード（１）から第２の動作モード
（ＩＩ）に切換え、以後、同期保護回路（２０）の作動
が開始されるるとともに、多数決論理回路（１６）の動
作を停止させることにより多数決同期検出回路（１０）
から同期検出部Ａ　（１１）が検出する同期信号のみが
同期保護回路（２０）のウィンドウ発生器（２１）及び
同期識別回路（２２）、ならびに、各種タイミング発生
器（５）に出力されることになる。

第２の動作モード（ＩＩ）では、同期保護回路（２０）
の同期識別回路（２２）が、先に同期信号（Ｓ４）の人
力によりウィンドウ発生器（２１）により生成されたウ
ィンドウパルス（ｂ）と同期検出部Ａ’（Ｈ）で検出さ
れた次の同期信号（ｃ−２）とを人力し、ウィンドウパ
ルス（ｂ）がＨになる検出期間に同期検出部Ａ（１１）
で検出された次の同期信号（ｃ−２）が検出されたか否
かが識別される（Ｓ５）。

この識別により、次の同期信号（ｃ−２）が正規の同期
信号か否かが識別され、ここで、次の同期信号（ｃ−２
）が正規のものと識別されると、次の同期信号（ｃ’−
２）をもとに各種タイミング発生器（５）が設定するタ
イミングでメモリへのデータの書き込みが実行されると
ともに（Ｓ６）、この同期信号（ｃ−２）に基づき更に
次の同期信号の正誤判定用のウィンドウパルス（ｂ）が
生成される（Ｓ７）。

そして、この後更に第２の動作モード（ＩＩ）に従った
動作、即ち、同期識別回路（２２）における識別の段階
（Ｓ５）以降の動作が繰り返されることになる。

同期識別回路（２２）において同期信号（ｃ−２）が正
規のものでないと識別された場合には、同期識別回路（
２２）から同期エラー信号（ｅ）が出力され、疑似同期
信号発生器（２３）によって疑似同期信号（ｆ）が強制
的に生成された後（Ｓ８）、連続同期エラー検出器（２
４）においてＭ回以上連続して同期エラーが発生してる
か否かが判定される（Ｓ９）。この判定において同期エ
ラーがＭ回以上連続して発生していないことが確認され
ると、疑似同期信号（ｆ）をもとに各種タイミング発生
器（５）が設定するタイミングでメモリへのデータの書
き込みが実行されるとともに（Ｓ６）、疑似同期信号（
ｆ）に基づき更に次の同期信号の正誤判定用のウィンド
ウパルス（ｂ）が生成される（Ｓ７）。

仮に、連続同期エラー検出器（２４）での判定（Ｓ９）
においてＭ回以上連続して同期エラーが発生したと判定
された場合には、モード切換回路（３０）によって動゛
作モードが第２の動作モード（ＩＩ）から第１の動作モ
ード（１）に切戻され、同期検出部Ｂ（１２）及び同期
検出部Ａ　（１１）によって更に後続する同期信号を検
出する段階（Ｓｌ）に戻り、この段階（Ｓｌ）から多数
決理論により正規の同期信号を検出して（Ｓ２）、デー
タの書き込みを終える段階（Ｓ４）までの一連の動作が
繰り返される。

この同期検出回路においては、多数決同期検出回路（１
０）が最初の正規の同期信号（ｃ−ｉ）を検出するまで
、同期保護回路（２０）、特に、同期識別回路（２２）
の動作は開始されない。換言すれば、同期保護回路（２
０）に入力される最初の同期信号（ｃ−１）は、たまた
ま同時に連続する２つの同期信号の誤検出が重なる場合
等の極めて稀な場合を除いて、正規のタイミングで検出
されたものとなる。

従って、誤検出された同期信号が最初の同期信号（ｃ−
１）として同期保護回路（２０）の動作が開始される確
率は非常に低くなる。その上、同期保護回路（２０）の
連続同期エラー検出器（２４）によって最初の同期信号
が誤検出された同期信号であるか否かが判定され、誤検
出されたものと判定されると、多数決同期検出回路（１
０）による最初の同期信号の検出から繰り返されるので
、誤検出された同期信号が最初の同期信号として使用さ
れ続ける可能性はほとんどなくなる。

その結果、誤検出された同期信号が最初の同期信号とし
て使用されることにより発生するエラーを大幅に減少さ
せることができる。

また、正規の同期信号を最初の同期信号として同期保護
回路（２０）の動作が開始された後には、誤検出された
同期信号によるデータの書き込みが排除され、これによ
るエラーの発生が防止されるとともに、多数決理論によ
る同期信号の検出が停止されるので、多数決理論によれ
ば見落とされ得る正規の同期信号の見逃しが少なくなる
うえ、同期信号の見逃しに対しては疑似同期信号が生成
されるので同期信号の見逃しによるエラーの発生を防止
できることになる。

また、この実施例では、多数決同期検出回路（１０）の
同期検出部（１１）及び（１２）並びにシフトレジスタ
（１４）の数を多数決同期検出に必要な最小限度にしで
あるので、回路規模を比較的小さくできる利点も得られ
る。

〔発明の効果〕

本発明の同期検出回路によれば、以上のように、同期保
護回路に最初に入力される同期信号が多数決同期検出回
路によって検出されるとともに、同期保護回路内で同期
エラーの連続回数によっても最初の同期信号の正誤がチ
エツクされるので、誤検出された同期信号が最初の同期
信号として使用され続ける確率が非常に低くなり、誤検
出された同期信号を最初の同期信号として使用すること
によるエラーの発生を大幅に減少させることができる。

また、同期保護回路に最初の正規の同期信号が入力され
た後には、同期信号が正規のタイミングで検出された同
期信号でない場合にはその同期信号のタイミング発生器
への入力を禁止することによりエラーの発生を防止する
ことができ、また、正規のタイミングに検出されるべき
同期信号が検出されない時にはその同期信号に対応する
疑似同期信号をタイミング発生器に入力させて同期信号
の見逃し率を低くすることができる。

そして、これらの効果が相乗的に作用してエラーの発生
を大幅に減少させることができるという効果を奏する。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示すものであ
って、第１図は同期検出回路のブロック回路図、第２図
はアルゴリズムを示すフロー図である。第３図は一般的
な記録再生データの構成を示す模式図である。第４図は
同期保護回路を備えた従来の同期検出回路のブロック回
路図、第５図はその同期検出回路で使用される各信号の
波形及びタイミングを示すタイミング図、第６図は最初
の同期信号が誤検出された場合の第５図に相当する各信
号の波形及びタイミングを示すタイミング図、第７図は
他の従来例を示すブロック回路図である。 （５〉　は各種タイミング発生器、（７）はシリアル・
パラレル変換回路、（８）はメモリ書き込み回路、（１
０）は多数決同期検出回路（正規同期検出部）、（１１
）は同期検出部Ａ、　（１２）は同期検出部Ｂ、（１６
）は多数決論理回路、（２０）は同期保護回路（同期保
護部”）　、（２２）は同期識別回路、（２４）は連続
同期エラー検出器、（３０）はモード切換回路である。

Claims (1)

1. 【特許請求の範囲】 １、所定長のブロックに分割され、各ブロックにその先
   頭であることを示す同期信号が付加されたディジタルデ
   ータを再生した再生データから同期信号を検出し、シリ
   アル・パラレル変換回路に入力された前記再生データを
   メモリに書き込むメモリ書き込み回路の動作タイミング
   を制御するタイミング発生器に前記同期信号を入力させ
   る同期信号検出回路であって、 再生データから正規の同期信号を分離して出力する正規
   同期検出部と、誤検出された同期信号のタイミング発生
   器への入力を禁止し、正規同期検出部で検出された正規
   の同期信号の次の同期信号が検出されない同期エラーの
   発生時に前記次の同期信号に対応する疑似同期信号をタ
   イミング発生器に入力させ、前記同期エラーが連続して
   発生する時にその連続回数を計数し、その連続回数が所
   定回数となるときに最初に正規同期検出部が検出した同
   期信号が誤検出されたものと判定する同期保護部と、正
   規同期検出部及び同期保護部の動作モードを切り換える
   モード切換回路とを設け、前記正規同期検出部には前記
   再生データを順に正規の同期信号周期ずつ異なるタイミ
   ングで入力し、再生データから同期信号を分離して出力
   する複数の同期検出部と、各同期検出部から同期信号を
   入力し、再生信号が最も遅れて入力される最後段の同期
   検出部が同期信号を検出するときに全同期検出部の過半
   数が同期信号を検出する場合に最後段の同期検出部が検
   出した同期信号を正規の同期信号とみなして正規の同期
   信号として出力する多数決論理回路とを有し、 前記モード切換回路が、最初に正規の同期信号が検出さ
   れた時に正規同期検出部及び同期保護部の動作モードを
   、正規同期検出部が再生データから多数決論理回路によ
   って正規の同期信号を検出し、同期保護部の動作が休止
   される第１の動作モードから、同期保護部が作動し、正
   規同期検出部の多数決論理回路の動作が休止され、最後
   段の同期検出部が検出した同期信号が同期保護部及びタ
   イミング発生器に出力される第２の動作モードに切り換
   え、同期保護部内で同期エラーの連続回数に基づいて最
   初に正規同期検出部が検出した同期信号が誤検出された
   ものと判定された時に正規同期検出部及び同期保護部の
   動作モードを前記第２の動作モードから第１の動作モー
   ドに切り換えるように構成されていることを特徴とする
   同期検出回路。