JPH10242950A - データ処理装置及び方法とこれを用いたデータ蓄積制御装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 直列に伝送されるデータを受信してメモリの
ブロックアドレスを指定するための方法と装置を提供す
る。 【解決手段】 伝送されたブロックデータから同期信号
を検出して第１信号を発生させ、データのシンボル数が
１ブロックデータに該当する時に第２信号を発生させ
る。第１または第２信号ごとにクロック信号を発生させ
て、最初のブロックデータが入力した時にリセットし、
クロック信号が発生するごとにカウントする。その後、
データよりブロックアドレスコードを検出し、ブロック
アドレスを発生し、エラー訂正コードを利用してパリテ
ィを検査して、カウント値をメモリのブロックアドレス
として出力することで、入力データに雑音が含まれて同
期信号が損なわれてもメモリに蓄積できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理方法及び
装置に係り、特に直列に伝送される各種デジタルデータ
を受信してメモリのブロックアドレスを指定するための
データ処理装置及び方法とこれを用いたデータ蓄積制御
装置に関する。

【０００２】

【従来の技術】直列データがブロック単位に区分されて
記録媒体に保存されたり、或いは伝送される場合に、直
列データを各ブロックに区分するためにブロックのヘッ
ドに同期信号を挿入させる。前記同期信号は、同期信号
検出装置で前記同期信号を正確に検出できるよう、実際
のデータで発生されない形式を有するのが好ましい。し
かし、アナログビデオ信号とデジタルビデオ信号を記録
媒体に同時に書込む時、実際に同期信号として用いられ
るデータの形式が同一である確率が高まるため、同期信
号の検出に失敗してエラーが発生される確率(エラー検
出確率)も高くなる。この際、同期信号として用いられ
るデータの長さを伸ばすと検出エラー確率が下げられる
が、記録可能な周波数帯域が縮まり、よってデータの伝
送速度も低くなる。

【０００３】通常、直列に伝送されるデジタル信号の１
ブロックデータの構成は図８（Ａ）に示した通りであ
る。即ち、１ブロック周期に相当する１ブロックデータ
は同期信号(SYNC)、ＩＤコード(ID)、ブロックアドレス
コード(BA)、エラー訂正コード(EDC)及び直列デジタル
データ(D0．．．Dn)よりなる。即ち、同期信号に加えて
ＩＤコード(ID)、ブロックアドレスコード(BA)のパリテ
ィを検査することによって同期信号の検出エラー確率を
下げる得る。

【０００４】このような形式で伝送されるデータより同
期信号を検出する装置は米国特許番号5228041(SYNC SIG
NAL DETECTION SYSTEM IN A MEMORY SYSTEM FOR RECORD
INGAND REPRODUCING BLOCK UNIT DATA)に開示されてい
る。これによれば、同期信号を検出して各同期信号が検
出されるごとにクロックを発生させてブロックアドレス
をカウントアップ(又は、カウントダウン)し、伝送され
るブロックアドレスを検出してカウントアップ(又は、
カウントダウン)されたブロックアドレスと一致するか
を比較する。そして、伝送されたＩＤコード(ID)及びブ
ロックアドレスコード(BA）のパリティを検査し、その
パリティが正しいと、正確な同期信号を検出したと判断
し、ブロックアドレスをカウントアップ(又は、カウン
トダウン)するクロックがブロックアドレスカウンター
回路に入力される。

【０００５】伝送されたＩＤコード(ID)及びブロックア
ドレスコード(BA）のパリティ検査が成功すると、伝送
されたブロックアドレスとカウントアップ(又は、カウ
ントダウン)したブロックアドレスとを比較する。この
時、例えば、一つまたはそれ以上の同期信号が雑音など
によって検出されないときに一つまたはそれ以上の内部
ブロックアドレスはカウントされないのでカウントアッ
プ(または、カウントダウン)したブロックアドレスは伝
送されたブロックアドレスよりさらに小さくなるような
場合のように、前記両ブロックアドレスが相異なる場合
には伝送されたブロックアドレスをブロックアドレスカ
ウンター回路に印加し、そのアドレスを記憶装置のアド
レスとして出力させる。

【０００６】通常、同期信号を含めてブロック単位に伝
送される直列データに対してエラーが発生される場合は
次の通りである。第一に、伝送されるデータのうち、同
期信号のデータ形式と同一形式の信号がある場合であっ
て、これは同期信号検出エラーを招く。第二に、伝送さ
れるデータに雑音が含まれて同期信号が失われて伝送さ
れたり同期信号の形式が変換されて伝送された場合であ
って、これによって同期信号検出不能が生じる。

【０００７】第一の場合のエラーは、従来の技術によっ
ても解決できるが、第二の場合のエラーは解決できなか
った。即ち、従来の技術によれば、伝送されたデータの
同期信号が各種雑音源によって検出されない場合にはデ
ータが消失してしまう第１問題点があった。

【０００８】図９に示したように、従来の技術ではデー
タの長さを記録時の周波数及びデータの伝送速度を低く
せず、同期信号のエラー検出確率を低くするために図８
（Ａ）のように同期信号部以外に伝送される識別コード
（ＩＤコード）とブロックアドレス（ＢＡ：Block Addr
ess）を用いて同期信号を検出する。そして、各同期信
号が検出される度にクロックを発生させてブロックアド
レスをカウントアップし、伝送されるブロックアドレス
を検出してカウントアップされたブロックアドレスと一
致するかを比較する。パリティ確認部205では伝送され
る識別コードとブロックアドレスとのパリティを確認し
て異常のない場合正確な同期信号を検出したと見做さ
れ、この場合にブロックアドレスをカウントアップする
クロックがブロックアドレスカウンター部206に入力さ
れる。

【０００９】しかし、伝送される識別コードとブロック
アドレスとのパリティ確認結果異常なく（同期信号が検
出され）、伝送されたブロックアドレスと同期信号の発
生時毎にカウントアップしたブロックアドレスを比較し
て相異なる場合には伝送されたブロックアドレス値をブ
ロックアドレスカウンター部206に印可してその値を記
憶装置のアドレスを調整するための出力端子に送る。

【００１０】以上のような従来の技術では、同期信号の
エラー検出確率を同期信号の長さを拡張させずに下げる
効果があるが、伝送されるブロックの形式が常に同期信
号部の他に図８（Ａ）のようにパリティ確認が可能なコ
ード(識別コード、ブロックアドレス、エラー検出コー
ド)などが存在すべきである。このように、ブロックア
ドレスが同期信号を検出するためのデータとして用いら
れているのでトラックジャンプなどの場合には用いられ
ない記憶領域が生ずる第２問題点があった。

【００１１】ところが、前述した従来技術は、伝送され
るブロックデータに同期信号以外のパリティ検査のため
のコードが常に存在すべきであるが、ノイズにより同期
信号が検出できない場合にはそれに該当するブロックア
ドレスのデータを失ってしまい、ブロックデータを伝送
するラインの他にそのデータをラッチするためのクロッ
クラインがさらに必要となる第３の問題点があった。

【００１２】

【発明が解決しようとする課題】本発明の第１目的は、
ブロックアドレスコードを含むブロック単位に伝送され
る直列デジタルデータにおいて雑音によって同期信号が
検出されなかった場合にも有効な同期信号を発生させて
有効なブロックアドレスを発生するためのデータ処理装
置を提供することにある。

【００１３】本発明の第２目的は、ブロックアドレスコ
ードを含まないブロック単位に伝送される直列デジタル
データにおいて雑音によって同期信号が検出できなかっ
た場合にも有効な同期信号を発生させて有効なブロック
アドレスを発生させ、トラックジャンピングの場合にも
順次にブロックアドレスを増加させて用いられない記憶
装置の領域を取り除くためのデータ処理装置を提供する
ことにある。

【００１４】本発明の第３目的は、別途のクロックライ
ンやパリティコードの付加無しに直列データを伝送する
データ処理方法を提供することにある。

【００１５】本発明の第４目的は、別途のクロックライ
ンやパリティコードの付加無しに伝送された直列データ
をブロック単位にメモリに保存するためのデータ蓄積制
御装置を提供することにある。

【００１６】

【課題を解決するための手段】前記第１目的を達成する
ために本発明によるデータ処理装置は、同期信号、ＩＤ
コード、ブロックアドレスコード、エラー訂正コード及
び目的データよりなるブロックデータが連続して直列に
伝送される場合、そのブロックデータから同期信号を検
出し、そのブロックデータに含まれた目的データをメモ
リに記録するためのブロックアドレスを発生するための
装置において、第１、２信号発生手段、クロック信号発
生手段、カウント手段、ブロックアドレスラッチ手段、
パリティ検査手段及びブロックアドレス発生手段を具備
する。

【００１７】前記第１信号発生手段は伝送されたブロッ
クデータから同期信号を検出した時、第１信号を発生さ
せ、第２信号発生手段は伝送されたデータシンボル数が
１ブロックデータのシンボル数に該当する時、第２信号
を発生させる。こうすれば、クロック信号発生手段は第
１、２信号が発生されるごとにクロック信号を発生させ
る。カウント手段は最初のブロックデータが入力される
時にリセットされ、クロック信号がカウンティングす
る。その後、ブロックアドレスラッチ手段は伝送された
ブロックデータからブロックアドレスコードを検出し、
そのブロックデータに対するブロックアドレスを発生
し、現在伝送されるブロックデータに対する第１ブロッ
クアドレス及びその以前に伝送されたブロックデータに
対する第２ブロックアドレスをラッチさせる。その後、
パリティ検査手段によってデータのエラーを検査してか
ら、ブロックアドレス発生手段は前記カウント手段のカ
ウント値をメモリのブロックアドレスとして出力し、仮
に、前記第１ブロックアドレスと前記カウント手段のカ
ウント値が一致しなく、第１ブロックアドレスと第２ブ
ロックアドレスの値との差が１より大きく、且つ現在伝
送されたブロックデータに対するパリティ検査にエラー
がなければ、前記第１ブロックアドレスを前記カウント
手段のカウント値としてロードさせてブロックアドレス
を発生させる。

【００１８】前記第２目的を達成するために本発明によ
るデータ処理装置は、同期信号及び目的データよりなる
ブロックデータが連続して直列に伝送される場合、その
ブロックデータから同期信号を検出し、そのブロックデ
ータに含まれた目的データをメモリに記録するためのブ
ロックアドレスを発生させるデータ処理装置において、
同期信号検出部、バイトクロック発生部、バイトカウン
ティング部、書込みアドレスカウンティング部、同期信
号選択部、ブロックアドレスカウンティング部及び各種
インネーブル信号及び初期値を発生させる制御部を具備
する。

【００１９】前記同期信号検出部は入力されるデータよ
り同期信号が検出される場合にD_SYNC信号を発生させ
る。そして、バイトクロック発生部はデータの１バイト
当たり１バイトクロックパルスを発生させ、バイトカウ
ンティング部は前記バイトクロックパルスをカウントし
てバイト値と同一な場合にI_SYNC信号を発生させ、D_SY
NC信号またはI_SYNC信号のうちから選択されたA_SYNC信
号によってリセットされる。そして、書込みアドレスカ
ウンティング部はA_SYNC信号によってリセットされ、制
御部から印加される初期書込みアドレスよりバイトクロ
ックパルスをカウンティングされた値として書込みアド
レスを発生させる。その後、同期信号選択部は制御部か
ら選択されたイネーブル信号によってD_SYNC信号または
I_SYNC信号を選択してA_SYNC信号を発生させる。次い
で、ブロックアドレスカウンティング部はA_SYNC信号を
カウントしてブロックアドレス値を発生させる。

【００２０】前記第３目的を達成するために本発明によ
るデータ処理方法は、所定数のバイトデータを含むブロ
ックデータを別途の同期信号無しで直列に伝送するため
の方法において、ブロック区分信号を伝送する段階、バ
イトデータを伝送する段階及び前記段階を繰り返す段階
を具備する。

【００２１】前記ブロック区分信号はブロックデータの
間を区分するための信号であって、所定の時間区間の
間、第１論理レベルを保ち、前記開始信号は前記データ
信号の１ビットデータの周期より長く前記第１論理レベ
ルの反転レベルの第２論理レベルを保ち、前記終了信号
は前記データ信号の１ビットデータの周期より長く前記
第１論理レベルを保つことが望ましい。そして、前記バ
イトデータを伝送する段階はバイト単位のデータを連続
して直列に１ブロックデータに含まれた全てのバイトデ
ータを伝送する。

【００２２】前記第４目的を達成するために本発明によ
るデータ蓄積制御装置は、Ｍバイトデータよりなる１ブ
ロックのデータを直列に伝送するために、ブロックデー
タ間を区分するためのブロック区分信号を伝送した後、
１バイトデータの開始を知らせる開始信号、１バイトの
データ信号及び１バイトデータの終了を知らせる終了信
号よりなる１バイト単位のデータを連続して直列にＭバ
イトデータを伝送し、その後、ブロックデータに対して
も前記過程を繰り返す直列データ伝送方式によって伝送
されるデータをメモリに保存するための装置において、
同期信号発生手段、ラッチ信号発生手段、データラッチ
手段及びアドレス発生手段を具備する。

【００２３】前記同期信号発生手段はブロック区分信号
を検出して同期信号を発生させる。こうすれば、ラッチ
信号発生手段は同期信号によってイネーブルされてラッ
チ信号を発生させ、データラッチ手段は入力される１バ
イトデータをラッチ信号によってラッチした後に並列デ
ータに変換させる。その後、アドレス発生手段は入力デ
ータのバイト数に応じてメモリに記録するためのアドレ
スを発生させる。

【００２４】

【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施例を詳細に説明する。

【００２５】図１は本発明によるパリティチェック可能
なブロックアドレスコードを含むデータを処理するため
のデータ処理装置の構成図である。即ち、図１に示した
発明の構成は図８（Ａ）に示した形式のデータを処理す
るための装置に関するものである。

【００２６】一つの入力端子にはヘッドのスイッチング
によって周期的に発生されるパルス信号のヘッドスイッ
チング信号が入力され、別の入力端子には図８（Ａ）に
示したデータ形式に伝送される直列入力データが入力さ
れる。

【００２７】同期信号検出部301は伝送される入力デー
タより同期信号を検出して出力する。同期信号生成部30
2は伝送される直列データのシンボル数をカウントして
１ブロックに該当するシンボルの数をカウントした時、
所定の信号を発生し、その発生された信号または同期信
号検出部301の同期信号によってリセットされる。ORゲ
ート305は同期信号検出部301から検出された同期信号及
び同期信号生成部302から発生された信号を論理ORして
クロック信号を発生する。

【００２８】ブロックアドレスカウンター306はヘッド
−スイッチング信号によってリセットされ、ORゲート30
5より発生されたクロック信号によってカウントアップ
してそのカウント値をブロックアドレス(NB)として出力
する。ANDゲート309からロード信号(LOAD)が入力される
とブロックアドレスカウンター306はブロックアドレスA
2をローディングする。

【００２９】ブロックアドレスラッチ部303は伝送され
たブロックデータからブロックアドレスコードを検出し
てブロックアドレスを発生し、現在伝送されるブロック
データのブロックアドレスA2及びこれより１ブロック以
前のブロックデータのブロックアドレスA1をラッチす
る。

【００３０】ブロックアドレス比較部307はブロックア
ドレスラッチ部303から出力されたブロックアドレスA2
とブロックアドレスカウンター306の出力(NB)を比較し
て値が相異なる場合にイネーブル信号を発生してブロッ
クアドレス計算部308に出力する。

【００３１】ブロックアドレス計算部308はブロックア
ドレス比較部307から発生されたイネーブル信号によっ
てイネーブルされ、ブロックアドレスラッチ部303から
出力されたブロックアドレスのA1とA2の値の差を求め、
その差が１以上の場合にロジック”Ｈ（ハイ）”信号を
発生する。パリティ検査部304は伝送された直列データ
のパリティを検査し、パリティ検査にエラーがなければ
ロジック”Ｈ”信号を発生する。ANDゲート309はブロッ
クアドレス計算部308の出力信号及びパリティ検査部304
の出力信号を入力し、これら信号が全てロジック”Ｈ”
の時ローディング信号を発生してブロックアドレスカウ
ンター306に出力する。

【００３２】直列に伝送されるデータに雑音が含まれて
同期信号が失われて伝送されたり、同期信号の形式が変
わって伝送された場合には、第一に、データが１ブロッ
ク以上飛ばしてから正常に伝送される場合と、第二に、
伝送されるデータに雑音が含まれて異常な同期信号或い
は異常なブロックアドレスが入力される場合とがある。

【００３３】以下、各々上記二つの場合について本発明
による装置の動作を説明する。

【００３４】第一に、データが１ブロック以上飛ばして
から正常に伝送される場合である。

【００３５】ブロックアドレスラッチ部303によってラ
ッチされた現在のブロックアドレスA2とブロックアドレ
スカウンター306の出力信号のNBが相異なる場合にはブ
ロックアドレス計算部308をイネーブルさせ、ブロック
アドレス計算部308はA1とA2の差を求め、その値が１よ
り大きければ(即ち、データが１ブロック以上飛ばした
ことを意味する)ロジック”Ｈ”をANDゲート309に出力
する。そして、その時のパリティ検査結果が正常であれ
ばパリティ検査部304もロジック”Ｈ”をANDゲート309
に出力する。

【００３６】上記の条件をいずれも満足すれば１ブロッ
ク以上飛ばした(A2−A1≠1)正常の同期信号であるの
で、ブロックアドレスカウンター306はANDゲート309の
出力信号をロード(LOAD)信号として現ブロックアドレス
A2をロードし、その値から再びカウントを始める。これ
によって、次に伝送されるブロックアドレスとブロック
アドレスカウンター306のカウンター値が一致し続けら
れる。

【００３７】第二に、伝送されるデータに雑音が混入し
て正常な同期信号の位置に異常な同期信号或いは異常な
ブロックアドレスが入力される場合である。

【００３８】同期信号が正常に検出されたらその同期信
号に応じてブロックアドレスカウンター306をカウント
アップし、同期信号が正常に検出されないと伝送された
データのシンボル数をカウントした値が所定の数に達す
る時、同期信号生成部302によって発生された同期信号
に応じてブロックアドレスカウンター306をカウントア
ップする。従って同期信号が毀損して入力されても正常
な同期信号を発生させてそのブロックデータに対するア
ドレスが出力できる。

【００３９】仮に、伝送されるブロックアドレスが正常
であればブロックアドレス比較部307によってブロック
アドレス計算部308がイネーブルされ、A2とA1との差が
１なら正常なブロックアドレスと判断し、ブロックアド
レスカウンター306は検出後時間的に遅延された同期信
号によってカウントアップされ正常動作を行い続ける。

【００４０】ブロックアドレスが連続的に損なわれてA2
とA1の差が偶然に１となるケースは確率上ほとんど期待
し難いが、このような場合が発生してもブロックアドレ
ス比較部307によってカウント値(NB)と伝送されるブロ
ックアドレスとを比較し続けるので１ブロック以後には
正常に動作できる。

【００４１】以上述べたような本発明によれば、同期信
号が検出される場合だけではなく、その同期信号を検出
できない場合にも伝送されるデータのシンボル数をカウ
ントしてそれに対応する信号を発生させて正常のブロッ
クアドレスを発生させることによって、入力データに雑
音が含まれて同期信号が毀損されてもそのデータを消失
せずにメモリに蓄積させ得る。

【００４２】次いで、図２は本発明に係るパリティチェ
ック可能なブロックアドレスコードを含まないデータを
処理するためのデータ処理装置の構成図である。即ち、
図２に示した発明の構成は図８（Ｂ）のように構成され
たデータを処理するためのデータ処理装置に関するもの
である。

【００４３】同期信号検出部401は入力される直列デー
タに含まれた同期パターンを検出して検出同期信号のD_
SYNC信号を発生させる。

【００４４】バイトクロックパルス発生部402は入力さ
れる直列データのバイト単位に一つのパルス信号を発生
させる。即ち、バイト数をカウンティングするためのバ
イトクロックパルスを発生させる役割を果たす。

【００４５】バイトカウンティング部403はバイトクロ
ックパルスをカウントして、上記データを構成する１ブ
ロック単位に決まったバイト数をカウトするごとに一つ
のパルスを発生させる。即ち、カウンティング値が同期
信号をなすバイトの数とメインデータのバイト数とを合
せた値に到達した時、内部同期信号のI_SYNC信号を発生
させる。そして、同期信号選択部405で選択された同期
信号のA_SYNC信号によってバイトカウンティング部403
をリセットさせる。

【００４６】書込みアドレスカウンティング部404は前
記バイトクロック発生部402から出力されたバイトクロ
ックパルスをカウントして保存しようとするブロックア
ドレス内の書込みアドレスを出力させる。この際、カウ
ントを開始する初期書込みアドレス値は制御部408によ
って初期値に設定される。

【００４７】同期信号選択部405は同期信号検出部401の
出力信号のD_SYNC信号とバイトカウンティング部403の
出力信号のI_SYNC信号を入力して制御部408から出力さ
れる同期選択イネーブル信号(D_SYNC_EN及びI_SYNC_E
N）の活性化状態によってD_SYNC信号またはI_SYNC信号
を選択してA_SYNC信号を発生させる。

【００４８】ブロックアドレスカウンティング部406はA
_SYNC信号をカウントして保存しようとするブロックア
ドレスを出力させる。この際、カウントを開始する初期
ブロックアドレス値は制御部408によって初期値に設定
される。

【００４９】制御部408に入力された命令を判読した後
に、決定されたD_SYNC_ENまたはI_SYNC_ENが活性化した
か否かによる各ブロックの細部的な動作は次の通りであ
る。第一に、制御部408によってD_SYNC_EN及びI_SYNC_E
Nのいずれも活性化されていると次の通りに動作する。

【００５０】A_SYNC信号によってリセットされたバイト
カウンティング部403は入力されるデータの１バイトご
とにカウンティングを実行して１ブロック分に相当する
数のバイトが入力された後にI_SYNC信号を出力する。

【００５１】仮に、図３（Ａ）のようにI_SYNC信号は出
力されたが、図３（Ｂ）のようにD_SYNC信号が検出され
なかったとすると、これは同期信号が雑音によって検出
されなかった場合である。

【００５２】このように同期信号が雑音等によって検出
されなかった場合、制御部408のI_SYNC_ENが活性化され
て同期信号選択部405は雑音によってD_SYNC信号が検出
されない区間でI_SYNC信号を選択してA_SYNC信号として
出力する。従って、ブロックアドレスカウンティング部
406はI_SYNC信号に応じて出力されるA_SYNC信号によっ
てカウンティングされ、バイトカウンティング部403はA
_SYNC信号によってリセットされた後、正常動作を実行
し続ける。

【００５３】即ち、従来の技術によれば図３（Ｃ）のよ
うにブロックアドレスＮ＋１に存在するデータが失われ
るが、本発明によればI_SYNC信号によって図３（Ｄ）の
ようにブロックアドレスＮ＋１に存在するデータを失わ
ずにメモリに保存し得る。

【００５４】しかし、仮に検出されないD_SYNC信号の次
に、I_SYNC信号発生前に正常に検出されたD_SYNC信号が
存在するとき、即ち検出されなかったD_SYNC信号をI_SY
NC信号に取り替えた後、入力データのバイトをカウント
して１ブロック分に相当するバイトの数が揃えられる前
にD_SYNCが検出されたらトラックジャンプに該当する場
合であるので、直前に検出されたD_SYNC信号によってバ
イトカウンティング部403はリセットされて再びカウン
トを行い、ブロックアドレスは変更されずに取り替えら
れたI_SYNC信号によって出力されたブロックアドレスを
再使用するので、以後正常な動作を行い続ける。

【００５５】即ち、トラックジャンプ発生の場合、従来
の技術によれば図４（Ａ）のように入力データにブロッ
クアドレスが含まれているのでブロックアドレスの差の
分だけ記憶装置の不使用領域が大きくなるが、本発明に
よれば図４（Ｂ）のように入力データにブロックアドレ
スが含まれないのでトラックジャンプの場合にも記憶装
置のブロックアドレスは順次に図５のように増加する。

【００５６】第二に、制御部408によってD_SYNC_ENだけ
活性化されていれば次の通りに動作する。

【００５７】内部で発生したI_SYNC信号によってはブロ
ックアドレスがカウンティングされなく、ブロックアド
レスのカウンティングはひたすらD_SYNC信号のみによっ
て実行される。従って、トラックジャンプの場合に同期
状態フラグ発生部407でバイトクロックパルス発生部402
をイネーブルさせる信号の活性化状態を解除することに
よってバイトカウンティング部403と書込みアドレスカ
ウンティング部404はI_SYNC信号が発生した時点以後は
動作を止め、次のD_SYNC信号のみによってブロックアド
レスをカウンティングする。

【００５８】第三に、制御部408によってI_SYNC_ENだけ
活性化されていればD_SYNC信号に関係なくI_SYNC信号の
みによってブロックアドレスはカウンティングし、バイ
トカウンティング部403と書込みアドレスカウンティン
グ部404もI_SYNC信号のみによってリセットされて動作
する。

【００５９】以上のような動作によって、同期信号部の
長さを伸ばさずに従来の技術のように同期信号のエラー
検出確率を下げ、正常に検出されるべき同期信号を各種
のノイズによって検出し損なった場合にもI_SYNC信号を
利用してデータを失われる現像を防止し、トラックジャ
ンプの場合にも順次にブロックアドレスが増加すること
により記憶装置の不使用領域を取り除いた。

【００６０】次に、別途の同期信号無しで直列に伝送さ
れるデータを処理し、受信されたデータを保存するため
の装置及び方法について説明する。

【００６１】図８（Ｃ）を参照すれば、伝送される１ブ
ロックのデジタル直列データは全体Ｍバイトデータであ
り、各バイトはＮビットよりなる。

【００６２】ブロックデータ間を区分するためのブロッ
ク区分信号を先に伝送した後、１バイトデータ区間の開
始を知らせる開始信号、Ｎビットよりなる１バイトのデ
ータ及び各バイトデータを区分するためのバイト区分信
号よりなる１バイト単位のデータが連続して直列にＭバ
イトデータを伝送し続ける。ここで、ブロック区分信号
は所定の時間区間Ｘ[μｓ]の間ロジック”Ｌ（ロー）”
信号を保ち、開始信号は１ビットデータの周期(２×Ｙ
[μｓ])ほどロジック”Ｈ”信号を保ち、バイト区分信
号は１ビットデータの周期(２×Ｙ[μｓ])ほどロジッ
ク”Ｌ”信号を保つ。

【００６３】図６は図８（Ｃ）に示した方式で伝送され
た直列データをブロック単位にメモリに保存するための
装置の構成ブロック図である。入力データは図８（Ｃ）
に示した形態で入力される。

【００６４】第１カウンター801は入力データの論理値
が”Ｌ”の場合にシステムクロックをカウントし、入力
データの論理値が”Ｈ”の場合にはリセットされ、入力
データの論理”Ｌ”の状態がＸ［μｓ］以上続くと一つ
のパルス信号を発生し、この信号が同期トリガー信号(S
YNC_TRIG)となる。第１ＲＳフリップフロップ802は同期
トリガー信号(SYNC_TRIG)がセット(SET)端子に入力され
てその信号パルスによって同期信号(SYNC)を発生し、ブ
ロックアドレスクロック信号(BA_CK)によってリセット
される。

【００６５】第１Ｄフリップフロップ803はデータ入力
端子に同期信号(SYNC)が、そしてクロック入力端子に入
力データが入力され、入力データの上昇エッジ同期信号
を検出してミス同期信号(MISS_SYNC)を発生する。この
ようなミス同期信号(MISS_SYNC)に対する説明は図７Ｉ
〜VIIを参照して説明する。

【００６６】同期信号(SYNC）は入力データの最初の伝
送時からＸ［μｓ］が経った後ロジック”Ｈ”状態とな
る。仮に同期信号(SYNC)がロジック”Ｌ”状態の時入力
データの最初の上昇エッジ信号がクロック端子に入力さ
れれば、入力データの初期ロジック”Ｌ”区間がＸ［μ
ｓ］より小さい場合に該当し規定されたデータ形式から
外れる。従って、この場合は同期信号が検出されないこ
とであるので、ミス同期信号(MISS_SYNC）は入力データ
の上昇エッジ部分でロジック”Ｈ”状態からロジック”
Ｌ”状態に変わって出力される。しかし、仮に入力デー
タの上昇信号が同期信号(SYNC）のロジック”Ｈ”状態
で入力されれば同期信号が正しく検出されたことである
ので、ミス同期信号(MISS_SYNC）はロジック”Ｈ”状態
を保ち続ける。

【００６７】第２Ｄフリップフロップ804はデータ入力
端子に同期信号(SYNC)が、そしてクロック入力端子に同
期トリガー信号(SYNC_TRIG)が入力されて、同期信号が
発生された状態で再度同期トリガー信号が発生すれば
(即ち、以前の同期信号が不正確に検出されたら)ロジッ
ク”Ｈ”のE信号を発生し、該E信号はＭバイトカウンタ
ー811に加算器を通じて入力されてそのカウンターをリ
セットさせる。

【００６８】第２カウンター805は同期信号(SYNC)がロ
ジック”Ｈ”の時イネーブルされてシステムクロックを
カウンターして、Ｙ［μｓ］(１ビットデータの長さが
２×Ｙ［μｓ］である。）周期を持ったパルス信号のA
信号を発生する。そして、A信号及びC信号によってリセ
ットされる。Ｔ−フリップフロップ809はA信号を２分周
してデータラッチクロック信号(DATA_LATCH_CK)を発生
し、該信号は外部のデータラッチ部(図示せず)に出力さ
れる。入力データを第２ＲＳフリップフロップ808に出
力するデータラッチ部はデータラッチクロック信号(DAT
A_LATCH_CK）の上昇エッジから入力データをトリガーし
てラッチする。

【００６９】Ｎビットカウンター806はA信号のパルス数
がＮ個である時所定の制御信号を発生する。第１パルス
発生器807はＮビットカウンター806の制御信号に応じて
Ｎビット単位のパルス信号(B信号)を発生する。このB信
号はＮビットカウンター806及び第２ＲＳフリップフロ
ップ808をリセットさせる。データラッチクロック信号
(DATA_LATCH_CK)によってデータラッチ部(図示せず)で
ラッチされたＮビットの入力データはB信号によってデ
ータ直/並列変換部(図示せず)で並列データに変換され
る。

【００７０】タイミング制御器810はメモリに多種のデ
ータを記録する際に発生いうる衝突を防止するために他
の種類のデータが記録されない時間に目的データを記録
できるようにＲＡＭバッファリングクロック信号(RAM_B
UFFERING_CK)を発生する。このクロック信号はB信号と
位相が同一な信号であって、ロジック”Ｈ”区間で前記
並列データがメモリに記録され、そのクロック信号の下
降エッジでＭバイトカウンター811の出力値を一つ増加
させる。

【００７１】Ｍバイトカウンター811はＲＡＭバッファ
リングクロック信号(RAM_BUFFERING_CK)がクロック端子
に入力されてそのクロック信号の下降エッジで出力値が
一つ増加し、その値はメモリのアドレスとして用いられ
る。そして、D信号、E信号及び同期信号(SYNC)に応じて
リセットされる。第２パルス発生器812はＭバイトカウ
ンター811の出力値がＭの時パルス信号(D）信号を発生
し、Ｍバイトカウンター811をリセットさせる。また、
第２パルス発生器812はブロックアドレスクロック信号
(BA_CK)を発生して第１ＲＳフリップフロップ802のリセ
ット端子に入力されて同期信号(SYNC)をロジック”Ｌ”
状態に落とす。このクロック信号をカウントしてブロッ
クアドレスとして用い得る。

【００７２】第２ＲＳフリップフロップ808は入力デー
タの上昇エッジで出力信号Cをロジック”Ｈ”とセット
して第２カウンター805のリセット状態を解除し、B信号
によってＮビットデータの伝送が完了するごとに出力信
号Cをロジック”Ｌ”とリセットして第２カウンター805
をリセットさせる。

【００７３】図６に示した装置の動作に関連した信号を
要約すれば次の通りである。

【００７４】同期トリガー信号(SYNC_TRIG）は第１カウ
ンター801から入力データがＸ［μｓ］以上の時間ロジ
ック”Ｌ”を保持した場合に発生されるパルス信号であ
る。同期信号(SYNC）は同期トリガー信号(SYNC_TRIG）
の上昇エッジでロジック”Ｈ”となり、ブロックアドレ
スクロック信号(BA_CK）の上昇エッジでロジック”Ｌ”
となる。

【００７５】ミス同期信号(MISS_SYNC）は入力データの
上昇エッジで同期信号(SYNC)をラッチした信号であっ
て、正常の動作状態の時はロジック”Ｈ”となる。さら
に、前記ミス同期信号は同期信号の検出されたか否かを
示す信号であって、ロジック”Ｌ”の時は入力データの
ロジック”Ｌ”区間がＸ［μｓ］より短い場合であるの
で同期信号でないことを意味する。

【００７６】E信号は同期トリガー信号(SYNC_TRIG）の
上昇エッジで同期信号(SYNC)をラッチした信号であっ
て、同期信号は同期トリガー信号の上昇エッジでロジッ
ク”Ｈ”となり、正常な動作状態の時はロジック”Ｌ”
となり、異常な動作状態の時はロジック”Ｈ”となる。

【００７７】A信号は同期信号(SYNC)がロジック”Ｈ”
の期間にＹ[μｓ]周期で発生されるパルス信号である。
データラッチクロック(DATA_LATCH_CK）はA信号を２分
周した信号であって、伝送される入力データをデータラ
ッチ部(図示せず)がトリガーしてラッチさせるクロック
信号である。

【００７８】C信号はＮビットデータ単位に発生される
パルス信号である。C信号は入力データの上昇エッジに
よってセットされて第２カウンター805のリセット状態
を解除して動作させ、Ｎビットデータの伝送が完了する
ごとにごとにB信号によってリセットされることにより
第２カウンター805をリセットした後に入力データの上
昇エッジが伝送されるまでその状態を保つ信号である。

【００７９】ＲＡＭバッファリングクロック信号(RAM_B
UFFERING_CK）は伝送された入力データをメモリにバッ
ファリングする時用いられる信号であって、Ｎビットデ
ータごとに一つのパルスを発生し、B信号と位相が同一
である。

【００８０】ブロックアドレスクロック信号(BA_CK）は
Ｍバイトの入力データが全て伝送されたことを示す信号
である。D信号はＭバイトカウンター811の出力値がＭの
時ロジック”Ｌ”となってＭバイトカウンター811をリ
セットさせる。

【００８１】図７Ｉ〜VIIは前記信号のうち一部信号に
対する波形図である。図７Ｉは入力データ、図７IIはA
信号、図７IIIはデータラッチクロック信号(DATA_LATCH
_CK)、図７IVは同期信号(SYNC)、図７VはＲＡＭバッフ
ァリングクロック信号(RAM_BUFFERING_CK)、図７VIはブ
ロックアドレスクロック信号(BA_CK)、そして図７VIIは
同期トリガー信号(SYNC_TRIG)を示す。

【００８２】図６及び図７Ｉ〜VIIを参照して本発明に
よる装置の動作を説明する。

【００８３】同期信号(SYNC)が検出されたら第２カウン
ター805が動作し、第２カウンター805はＹ[μｓ]だけカ
ウントした後リセットされてA信号を発生し、A信号を２
分周して得られるデータラッチクロック信号(DATA_LATC
H_CK）の上昇エッジに入力データが直列に入力される。
直列に入力されたＮビットのデータを第１パルス発生器
807の出力信号Bによって並列データに変換する。メモリ
にデータを記録する時、他の種類のデータも共に記録す
ることが普通であって、これらのタイミング調整のため
にＲＡＭバッファリングクロック信号(RAM_BUFFERING_C
K)を発生する。ＲＡＭバッファリングクロック信号はB
信号と位相が同一であり、ロジック”Ｈ”の区間でデー
タをメモリに記録させ、下降エッジでＭバイトカウンタ
ー811のカウント値を増加させる。該Ｍバイトカウンタ
ー811のカウント値はメモリのアドレスとして用いられ
る。Ｍバイトカウンター811の出力ビット数をＫとした
のはＭを二進数で表現するためである。例えばＭが１６
の場合にＫは４である。同期信号(SYNC)が検出されＮビ
ットのデータが全て入力された後、Ｎビットの最初の上
昇エッジが発生するまで第２カウンター805はリセット
され、その上昇エッジが入力されると第２カウンター80
5は再びカウントを始める。このようにＭバイトの直列
入力データが全て入力されたら第２パルス発生器812の
出力信号のブロックアドレスクロック信号(BA_CK)によ
って同期信号(SYNC）は論理”Ｌ”状態となる。ブロッ
クアドレスクロック信号(BA_CK）はメモリのブロックア
ドレスとして用いられ、データブロック(Ｍバイト）の
伝送が完了したことを意味する。

【００８４】

【発明の効果】以上述べてように本発明によれば、同期
信号が検出される場合の他に、その同期信号を検出でき
なかった場合にも伝送されるデータのシンボル数をカウ
ントし、それに対応する信号を発生させて正常のブロッ
クアドレスを発生させることによって、入力データに雑
音が含まれて同期信号が損なわれてもそのデータを消失
せずにメモリに蓄積させ得る。

【００８５】そして、トラックジャンピングの場合にも
順次にブロックアドレスを増加させて用いられない記憶
装置の領域を取り除くことによって、メモリを効率よく
用い得る。

【００８６】最後に、別の同期信号やデータクロック無
しで直列データを伝送し、このように直列に伝送された
データから同期信号、データラッチ信号及びメモリアド
レス信号などを発生させて伝送されたデータをメモリに
保存することによって、簡単な方式で直列データの伝送
を行うことができ、且つこのような方式で伝送されたデ
ータを簡単なハードウェア構成でエラー無しにメモリに
保存することができる。

【図面の簡単な説明】

【図１】本発明によるパリティチェック可能なブロック
アドレスコードを含むデータを処理するためのデータ処
理装置の構成図である。

【図２】本発明によるパリティチェック可能なコードを
含まないデータを処理するためのデータ処理装置の構成
図である。

【図３】図３（Ａ）〜（Ｄ）は同期信号が検出されない
場合の従来の技術及び本発明において保存されるデータ
の状態を示したものである。

【図４】図４（Ａ）及び（Ｂ）はトラックジャンプ発生
時の従来の技術及び本発明において保存されるデータの
状態を示したものである。

【図５】メモリに保存されるデータのブロックアドレス
及び書込みアドレスを示したものである。

【図６】本発明による別の同期信号を有しないデータを
処理するためのデータ処理装置の構成図である。

【図７】図７Ｉ〜VIIは図６に示した装置に関連した信
号に対する波形図である。

【図８】（Ａ）は直列に伝送されるデジタル信号の仕様
のうち、パリティチェック可能なブロックアドレスコー
ドを含むデータの構成図である。（Ｂ）は直列に伝送さ
れるデジタル信号の仕様のうち、パリティチェック可能
なコードを含まないデータの構成図である。（Ｃ）は別
の同期信号無しに伝送されるデータの構成図である。

【図９】従来の技術による直列入力データ処理装置の構
成図である。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 同期信号、ＩＤコード、ブロックアドレ
   スコード、エラー訂正コード及び目的データからなるブ
   ロックデータが連続して直列に伝送される場合に、前記
   ブロックデータから前記同期信号を検出し、前記ブロッ
   クデータに含まれた前記目的データをメモリに記録する
   ためのブロックアドレスを発生させるデータ処理装置に
   おいて、 伝送された前記ブロックデータから前記同期信号を検出
   した時に、第１信号を発生するための第１信号発生手段
   と、 伝送された前記ブロックデータのシンボル数をカウント
   してそのカウントされた数が１ブロックデータの前記シ
   ンボル数に相当する時に、第２信号を発生するための第
   ２信号発生手段と、 前記第１信号または前記第２信号が発生されるごとにク
   ロック信号を発生するためのクロック信号発生手段と、 最初の前記ブロックデータが入力される時にリセットさ
   れ、前記クロック信号が発生するごとにカウント値を一
   つずつ増加または減少させるカウント手段と、 伝送された前記ブロックデータからブロックアドレスコ
   ードを検出し、前記ブロックデータに対するブロックア
   ドレスを発生し、現在伝送される前記ブロックデータに
   対する第１ブロックアドレス及びその以前に伝送された
   ブロックデータに対する第２ブロックアドレスをラッチ
   するためのブロックアドレスラッチ手段と、 前記エラー訂正コードを利用して伝送された前記ブロッ
   クデータの前記同期信号、ＩＤコード及びブロックアド
   レスコードのパリティを検査するためのパリティ検査手
   段と、 前記カウント手段の前記カウント値をメモリのブロック
   アドレスとして出力し、前記第１ブロックアドレスと前
   記カウント手段の前記カウント値とが一致しない場合
   に、前記第１ブロックアドレスと前記第２ブロックアド
   レスの値の差が１より大きく、且つ現在伝送されたブロ
   ックデータに対するパリティ検査にエラーがないとき
   に、前記第１ブロックアドレスを前記カウント手段のカ
   ウント値としてロードするためのブロックアドレス発生
   手段とを含むことを特徴とするデータ処理装置。
2. 【請求項２】 同期信号及び目的データよりなるブロッ
   クデータが連続して直列に伝送される場合に、前記ブロ
   ックデータから前記同期信号を検出し、前記ブロックデ
   ータに含まれた前記目的データをメモリに記録するため
   のブロックアドレスを発生させるデータ処理装置におい
   て、 入力データから前記同期信号が検出された場合に、D_SY
   NC信号を発生させる同期信号検出部と、 前記入力データの１バイトのデータ単位にバイトクロッ
   クパルスを発生させるバイトクロックパルス発生部と、 前記バイトクロックパルスをカウントして一つのブロッ
   クを構成する所定のバイト数と同一である場合にI-SYNC
   信号を発生させ、A-SYNC信号によってリセットされるバ
   イトカウンティング部と、 前記バイトクロックパルスを初期の書込みアドレスから
   カウントして書込みアドレス値を発生させ、前記A-SYNC
   信号によってリセットされる書込みアドレスカウンティ
   ング部と、 前記D-SYNC信号と前記I-SYNC信号を入力して同期選択イ
   ネーブル信号に応じて前記D-SYNCまたは前記I-SYNC信号
   を選択し前記A-SYNC信号を発生させる同期信号選択部
   と、 前記A-SYNC信号を初期ブロックアドレス値からカウント
   して前記ブロックアドレス値を発生させるブロックアド
   レスカウンティング部と、 前記同期選択イネーブル信号をシステム使用目的に応じ
   て発生させ、前記初期ブロックアドレス及び前記初期書
   込みアドレスを発生させる制御部とを含むことを特徴と
   するデータ処理装置。
3. 【請求項３】 前記同期信号検出部の前記D-SYNC信号と
   前記バイトカウンティング部の前記I-SYNC信号及び前記
   選択イネーブル信号を入力して所定のモードでだけ前記
   バイトクロックパルス発生部をイネーブルさせるイネー
   ブル信号を発生させる同期状態のフラグ発生部をさらに
   含むことを特徴とする請求項２に記載のデータ処理装
   置。
4. 【請求項４】 所定数のバイトデータを含むブロックデ
   ータを別途の同期信号無しで直列に伝送するための方法
   において、 隣接するブロックデータ間を区分するためのブロック区
   分信号を伝送する段階と、１バイトデータの開始を知ら
   せる開始信号、１バイトのデータ信号及び１バイトデー
   タの終了を知らせる終了信号からなるバイト単位のデー
   タを１ブロックデータ全体にわたって連続して直列に伝
   送する段階と、 前記１ブロックデータの伝送が完了した後、次のブロッ
   クデータに対して前記段階を繰り返す段階とを具備し、 前記ブロック区分信号は所定の時間区間の間、第１論理
   レベルを保ち、前記開始信号は前記データ信号の１ビッ
   トデータの周期より長い時間前記第１論理レベルが反転
   したレベルである第２論理レベルを保ち、前記終了信号
   は前記データ信号の１ビットデータの周期より長い時間
   前記第１論理レベルを保つことを特徴とするデータ処理
   方法。
5. 【請求項５】 前記開始信号は前記データ信号の１ビッ
   トデータの二周期の間前記第２論理レベルを保ち、前記
   終了信号は前記データ信号の１ビットデータの二周期の
   間前記第１論理レベルを保つことを特徴とする請求項４
   に記載のデータ処理方法。
6. 【請求項６】 Ｍバイトデータよりなる１ブロックのデ
   ータを直列に伝送するために、隣接するブロックデータ
   間を区分するためのブロック区分信号を伝送した後に、
   １バイトデータの開始を知らせる開始信号、前記１バイ
   トデータ信号及び前記１バイトデータの終了を知らせる
   終了信号からなる１バイト単位のデータを連続して直列
   にＭバイトデータを伝送し、次のブロックデータに対し
   ても前記過程を繰り返す直列データ伝送方式によって伝
   送されるデータをメモリに保存するための装置におい
   て、 伝送された入力データから前記ブロック区分信号を検出
   して同期信号を発生するための同期信号発生手段と、 前記同期信号発生手段より前記同期信号が発生されたら
   イネーブルされて、データ伝送によって前記入力データ
   をラッチするためのラッチ信号を発生するためのラッチ
   信号発生手段と、 前記ラッチ信号によってラッチされた前記入力データか
   ら前記開始信号及び前記終了信号を検出して１バイトの
   データを全てラッチした後、これらを並列データに変換
   するためのデータラッチ手段と、 伝送された前記入力データのバイト数によってアドレス
   を発生して前記並列データを前記メモリに記録するため
   のアドレス発生手段とを具備することを特徴とするデー
   タ蓄積制御装置。
7. 【請求項７】 前記メモリに多種のデータを記録する
   時、他の種類のデータが記録されない時間に前記入力デ
   ータを記録できるように制御するためのタイミング制御
   手段をさらに具備することを特徴とする請求項６に記載
   のデータ蓄積制御装置。