JP2817803B2 - シンク発生方法 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号の通信のシンク発生方法に関
するものである。

従来の技術 ディジタル信号の通信においては、通常ディジタル信
号を送信する場合、複数のデータを１ブロックとして、
ブロック毎にシンクパターンと呼ばれる特定のパターン
を付加した形式の信号をシリアル信号にして送信する。
受信時にはこのシンクパターンを検出することによっ
て、シリアルパラレル変換のタイミングとブロック同期
のタイミングを再生する。

第４図は伝送されるシリアルデータを示す図である。
第４図において、Ｓはシンクパターン、DATAは複数のデ
ータを１ブロックにしたデータである。各ブロックのデ
ータの先頭にはシンクが付けられている。

受信側においては、信号はシリアル信号で送られてく
るため、ブロック同期が取れないと全くデータが受信で
きない。すなわち、受信側のシンク検出能力がデータの
誤り率に大きく影響する。

まず、シンク検出の原理について説明する。

第２図はシンク検出の原理を示すタイミング図であ
る。シンク検出はパラレルデータを用いて行われるが、
第２図はデータをシリアルデータとして書いている。第
２図において、パラレルデータのビット長をｒビットと
する。

201はパラレルデータのワードクロックである。202は
３つの連続するｒビットのパラレルデータであって、デ
ータにそれぞれ信号A,B,Cをつけている。以下、203〜20
7,208〜212および213〜217の３組に分けて説明を行う。

パラレルデータに対してシンクパターンはパラレルデ
ータ長ｒビットの２倍の長さ、すなわち（２＊ｒ）ビッ
トを持っている。従って、パラレル処理でシンクを検出
する場合、最大３ワードにまたがる。すなわち、203に
示すようにシンクパターンがA,B,Cの３ワードにまたが
る場合、208に示すようにB,Cの２ワードにまたがる場
合、213に示すようにA,Bの２ワードにまたがる場合の３
通りがある。いずれの場合にもＢのデータはシンクパタ
ーンに完全に含まれる。従って、シンク検出を行う場合
は、パラレルデータＢがシンクパターンの一部であるか
どうかを判定した後に、その前後のパラレルデータすな
わちA,CがＢがシンクターンと一致した部分以外のシン
クパターンの部分と一致しているかを判定してシンクを
検出することが可能である。

パラレルデータＢがシンクパターンの一部であるかど
うかを判定するには、データＢをシンクパターンから取
り出し得る連続するｒビットのデータの全ての場合と比
較することにより行う。

第５図はシンクパターンから取り出し得る連続するｒ
ビットのデータの全ての場合について示した図である。
第５図ではｒビットのパラレルデータを８ビットのパラ
レルデータとして例示した。従って、16ビットから成る
シンクパターンから連続する８ビットを取り出す。501
は16ビットのシンクパターンである。502〜510はシンク
パターンから取り出して連続する８ビットである。連続
する８ビットの取り出し方の全てとしては502に示すよ
うに、シンクパターンの１ビット目から８ビット目まで
を取り出す場合、503に示すように、２ビット目から９
ビット目までを取り出す場合、以下同様に１ビットずつ
ずらして取り出す場合があり、最後に９ビット目から16
ビット目までを取り出す場合の９通りである。

一般に、（２＊ｒ）ビットのシンクパターンから連続
するｒビットを取り出す場合は（ｒ＋１）通りある。

第２図の説明にもどると、203の場合は、まず204のシ
ンクターンのハッチング部分をＢのデータと比較する。
すなわち、シンクパターンから取り出し得る連続するｒ
ビットのデータの全ての場合についてＢのデータを比較
する。シンクパターンから取り出し得る連続するｒビッ
トのデータとＢのデータが一致している場合は、Ｂがシ
ンクパターンのどの部分と一致するかがわかる。以下の
説明において、Ｂシンクパターンのどの部分と一致して
いるかを示す情報を位相情報と言う。シンクパターンの
一部分とＢのデータが一致する場合は、シンクパターン
のＢのデータと一致している部分以外の部分がＡおよび
Ｃのデータと一致しているかどうかを比較する。すなわ
ち、206のハッチング部分を206のハッチング部分と比較
し、一致しているかどうかを判定する。残りのビットが
シンクパターンと一致しているばシンクが検出されたこ
とになる。

203の特殊な場合として、208に示す場合がある。この
場合はシンクパターンをＢのデータと比較すると、すな
わち209のハッチング部分を210のハッチング部分と比較
することによりＢのデータがシンクパターンの先頭部分
のｒビットと一致しているという位相情報が得られるの
で、Ｃのデータをシンクパターンの後ろｒビットすなわ
ち211のハッチング部分と212のハッチング部分とを比較
して、一致していればシンクが検出されたとする。

さらに、203の特殊な場合として、213に示す場合があ
る。この場合はシンクパターンをＢのデータを比較する
と、すなわち214のハッチング部分215のハッチング部分
と比較することによりＢのデータがシンクパターンの後
ろｒビットと一致しているという位相情報から得られる
ので、Ａのデータがシンクパターンの先頭部分のｒビッ
トすなわち216のハッチング部分と217のハッチング部分
とを比較して、一致していればシンクが検出されたとす
る。

以上の原理により、ｒビットのパラレル処理でシンク
を検出を行う。

第３図はシンク検出をパラレルで行う場合の構成を示
すブロック図である。第３図において、307はシリアル
のデータをｒビットのパラレルのデータに変換するシリ
アルパラレル変換回路、301,302および308はｒビットパ
ラレルデータを１ワードクロック分遅延させる遅延回
路、303はｒビットのパラレルデータがシンクの一部分
と一致しているか判定し、一致している場合には位相情
報を出力する位相検出回路、304は位相検出回路303でデ
ータが一致したシンクパターンの部分の残りの部分の
内、前の部分を比較する比較回路、305は位相検出回路3
03でデータが一致したシンクパターンの部分の残りの部
分の内、後ろの部分を比較する比較回路、306は位相検
出回路303,比較回路304および比較回路305から出力から
シンクが検出されているかどうかを判定する判定回路、
309は判定回路306からシンクを受け、シリアルパラレル
変換回路307でシンクに関係のないタイミングでパラレ
ルにされたデータを、シンクに同期したｒビットパラレ
ルデータに変換する変換回路である。

位相検出回路303,比較回路304,比較回路305および判
定回路306についてさらに詳しく説明する。位相検出回
路303はｒビットのパラレルデータがシンクの一部分と
一致しているか判定し、判定回路306にその結果を出力
する。すなわち第２図において、204と205、あるいは20
9と210、あるいは214と215を比較した結果を出力する。
判定した結果としては完全にシンクパターンの連続する
ｒビットと一致する場合、１ビットエラーである場合
（ｒビット中（ｒ−１）ビットが一致）および一致しな
い場合の３つの場合があり、判定情報を２ビットで出力
する。すなわち、位相情報をｓビットで出力し、比較回
路304および比較回路305に送る。比較回路304では位相
検出回路303から位相情報ｓを受け、位相検出回路303で
データと一致したシンクパターンの部分の残りの部分の
内、前の部分がデータと一致しているかどうかを比較す
る。すなわち第２図において、206と207のＡ、あるいは
216と217を比較した結果を出力する。結果としては完全
にシンクパターンの連続するｒビットと一致する場合、
１ビットエラーである場合（ｒビット中（ｒ−１）ビッ
トが一致）および一致しない場合の３つの場合があり、
判定情報を２ビットで出力する。比較回路305では位相
検出回路303から位相情報ｓを受け、位相検出回路303で
データと一致したシンクパターンの部分の残りの部分の
内、後ろの部分がデータと一致しているかどうかを比較
する。すなわち、第２図において、206と207のＣ、ある
いは211と212を比較した結果を出力する。結果としては
完全にシンクパターンの連続するｒビットと一致する場
合、１ビットエラーである場合（ｒビット中（ｒ−１）
ビットが一致）および一致しない場合の３つの場合があ
り、判定情報を２ビットで出力する。判定回路306は位
相検出回路303,比較回路304および比較回路305の出力か
らシンクが検出されているかどうかを判定し、検出され
ていればシンクパルスを出力する。本発明の実施例では
シンク検出をする場合に１ビットのエラーまでを認め
る。従って、判定回路306では、位相検出回路303,比較
回路304および比較回路305の出力より、エラーの数が１
ビット以下である場合、シンクが検出されたものとして
シンクを出力する。

シンクパターンとしては、例えば８ビットのデータを
伝送する場合、従来はシンクパターンとして８ビットの
データを２つ組み合わせた 「0000110010101111」 をシンクパターンとして用いていた。

発明が解決しようとする課題 しかしながら上記のシンクパターンでは以下に示すよ
うな問題点があった。

シンク検出をシリアル信号をパラレル信号にした後に
行おうとすると、例えば８ビットパラレル信号でシンク
パターンと比較する場合、シンクパターンから取り出し
得る連続する８ビットのデータは以下に示すａ〜ｉの９
通りがある。

ａ 「00001100」 ｂ 「00011001」 ｃ 「00110010」 ｄ 「01100101」 ｅ 「11001010」 ｆ 「10010101」 ｇ 「00101011」 ｈ 「01010111」 ｉ 「10101111」 ここで、ｇとｉを比較すると２ビットしか異ならな
い。従って、データの伝送系でシンク部分に１ビットの
エラーが生じた場合、例えばｇの１ビット目がエラーと
なったりするとデータは「10101011」となる。これはｇ
の１ビット目の「０」が「１」に誤ったデータである
か、あるいはｉの６ビット目の「１」が「０」に誤った
データであるか判定できないために位相情報が得られな
い。従って、通信経路で起こるエラーを考慮したシンク
検出が不可能であるという問題点を有していた。これは
解決しなければならない重要な課題である。

本発明は上記従来の問題点を解決しようとするもの
で、シンクをパラレルで検出する場合にエラーが起こっ
ても確実にシンク検出が可能となるシンクパターンを提
供することを目的とする。

課題を解決するための手段 上記目的を達成するために本発明は、ｍビットのシン
クパターンを含みシリアルで送られてくる信号を、ｐ
（ｐ＜ｍ）ビットのパラレル信号に変換した後に、ｐビ
ット単位の複数の比較結果からシンクを検出する場合の
シンクパターンの発生方法であって、シンクを検出する
際、ｍビットのシンクパターン中で許す誤りをｑビット
としたとき、ｍビットのシンクターン中の任意の連続す
るｐビットのデータ各々で、異なるビット数が（２＊ｑ
＋１）以上である、ｍビットのシンクパターンを発生す
るシンク発生方法である。

作用 上記の方法により本発明は、シンクパターンの一部を
なすｐビットパラレルの通信データをシンクパターンか
ら取り出し得るｐビットの連続するビットのデータと比
較した時に、シンクパターンの一部をなすｐビットパラ
レルの通信データにｑビットの誤りが起こっても、他の
シンクパターンから取り出し得るｐビットの連続するビ
ットのデータとは必ず（ｑ＋１）ビット以上異なってい
るので、シンクパターンから取り出し得るｐビットの連
続するデータのどれが誤ったものであるか、すなわち位
相情報を得ることができるのでシンク検出が可能とな
る。

実施例 次に、実施例を用いて本発明を詳細に説明する。シン
クパターンの設定はビット数が多いほど、シンクパター
ンから取り出し得るｐビットの連続するビットのデータ
の全ての場合を比較した時に、ｐビットの連続するビッ
トのデータ相互の異なるビット数が大きく取れるので、
エラーに対して強くなり、確実にシンクパターンが検出
可能となる。本発明の実施例では８ビットのデータを14
ビットのデータに変換して通信を行う場合を考え、14ビ
ットのデータに対して、28ビットのシンクパターンを用
いる。シンク検出においては、１ビットエラーまで認め
る。すなわち、請求項１のｍビットのシンクパターンを
28ビット、ｐビットのパラレル信号を14ビット、ｑビッ
トまでの誤りを１ビットとすると、シンクパターンから
取り出し得るｐビットの連続するビットのデータ相互の
異なるビット数は３ビット以上となる。

第１図は本発明の一実施例におけるシンク発生の構成
を示すブロック図である。第１図において、101はシン
クパターンを記憶するシンクパターン記憶回路、102は1
4ビットのパラレルデータを１ブロック分記憶する記憶
回路、103はシンクパターン記憶回路101に記憶されたシ
ンクパターンあるいは記憶回路102に記憶された１ブロ
ック分のデータのどちらを読み出すかを選択して読み出
す選択回路、104は選択回路103がどちらの選択を行うか
を制御する選択回路制御回路、105は14ビットパラレル
で出力される選択回路103の出力をシリアルデータに変
換するパラレルシリアル変換回路である。

選択回路制御回路104は、まず選択回路103にシンクパ
ターン記憶回路101を選択させる。選択回路103はシンク
パターン記憶回路101のROMに記憶されている14ビットで
２ワードのシンクパターンを読み出す。シンクパターン
記憶回路101のROMの中には、以下に示す28ビットのシン
クパターンが書込まれている。

「0011001110011000001110001111」 この28ビットが14ビットで２ワードのシンクパターン
として読み出される。選択回路制御回路104は、次に選
択回路103に記憶回路102を選択させる。選択回路103は
記憶回路102に記憶されている１ブロック分のデータを
読み出す。選択回路制御回路104は選択回路103に上記の
動作を繰り返させる。選択回路103によって読み出され
たパラレルデータはパラレルシリアル変換回路105によ
りシリアルデータに変換され、第４図に示すように各ブ
ロックのデータの先頭にはシンクが付けられたシリアル
の通信データとなる。

次に、シンクを含んだシリアルデータをパラレルで検
出する場合について説明する。

一般に、データの通信においてはエラーが発生する。
従って、送信データ中のシンクもエラーとなる場合があ
るので、シンク検出をする場合もエラーに対する余裕を
取らなければならない。本発明の実施例ではシンク検出
をする場合に、１ビットのエラーまでを認める。

シンク検出の原理については第２図において説明した
原理と同様であり、シンクパターン28ビット、パラレル
データは14ビットである。

本発明の一実施例によって送信されたデータからシン
クを検出する回路の構成は第３図においてｒビットが14
ビット、ｓビットが４ビットとなる。

第２図の原理に基づいて第３図の構成によりシンクパ
ターンを検出する。次に、第２図と第３図を用いて本発
明の一実施例によって通信されたデータからシンクを検
出する回路を詳細に説明する。

本発明の実施例では前記のようにシンクパターンを 「0011001110011000001110001111」 の28ビットとする。従って、シンクパターンから取り出
し得る14ビットの連続するビットのデータは15通りあ
り、それらがＢのデータとなる可能性がある。シンクパ
ターンから取り出し得る14ビットの連続するビットのデ
ータの15通りを（１）〜（15）に示す。

（１） 「00110011100110」 （２） 「01100111001100」 （３） 「11001110011000」 （４） 「10011100110000」 （５） 「00111001100000」 （６） 「01110011000001」 （７） 「11100110000011」 （８） 「11001100000111」 （９） 「10011000001110」 （10） 「00110000011100」 （11） 「01100000111000」 （12） 「11000001110001」 （13） 「10000011100011」 （14） 「00000111000111」 （15） 「00001110001111」 位相検出回路303への入力がＢのデータである。パタ
ーン（１）〜（15）の内、任意の２つを比較すると必ず
４ビット以上異なっている。従って、１ビットのエラー
が起こった場合でも、Ｂのデータとパターン（１）〜
（15）とを比較した場合の不一致ビット数が１であるも
のが１ビットのエラーをしたものであると判断すること
により、Ｂのデータがパターン（１）〜（15）のどれが
１ビット誤ったデータであるか必ず判定可能となる。

位相検出回路303では第２図に示す204と205の比較を
行う。位相検出回路303には28ビットのシンクパターン
が内蔵のメモリに書き込んであり、シンクパターンの
内、連続する14ビットすなわちパターン（１）〜（15）
とＢのデータとを比較する。位相検出回路303の出力
は、完全にシンクパターンの連続する14ビットと一致す
る場合、１ビットエラーである場合（14ビットの内13ビ
ット一致）および一致しない場合の３つの場合を２ビッ
トで出力し、判定回路に送る。同時にパターン（１）〜
（15）のどの14ビットと一致したか、すなわち位相情報
ｓを比較回路304および比較回路305に４ビットで送る。

比較回路304にはＡのデータが入力されている。比較
回路304では第２図に示す206と207のＡのデータとの比
較を行う。比較回路304には28ビットのシンクパターン
の内、前半の14ビットのパターンすなわち（１）のパタ
ーンがメモリに書き込んであり、位相検出回路303から
の位相情報ｓによりＢで比較された以外の部分のシンク
パターンを比較して判定する。例えば位相情報ｓが、Ｂ
のデータがパターン（７）と一致しているという情報で
あれば、パターン（１）のデータの前６ビットすなわち 「001100」 とＡのデータの後ろ６ビットとを比較する。比較回路30
4の出力は、比較したデータが完全にシンクパターンと
一致する場合、１ビットエラーである場合および一致し
ない場合の３つの場合を２ビットで出力し、判定回路に
送る。

比較回路305にはＣのデータが入力されている。比較
回路305では第２図に示す206と207のＣのデータとの比
較を行う。比較回路305には28ビットのシンクパターン
の内、後半の14ビットのパターンすなわち（15）のパタ
ーンがメモリに書き込んであり、位相検出回路303から
の位相情報ｓによりＢで比較された以外の部分のシンク
パターンを比較して判定する。例えばＢのデータが、パ
ターン（７）と一致しているという位相情報であれば、
パターン（15）の後ろ８ビットすなわち 「10001111」 とＣのデータの前８ビットとを比較する。

比較回路305の出力とは、比較したデータが完全にシ
ンクパターンと一致する場合、１ビットエラーである場
合および一致しない場合の３つの場合を２ビットで出力
し、判定回路に送る。

一般化するとパターン（１）〜（14）の内、Ｂのデー
タが一致した番号をｎとすると、比較回路304において
（１）のパターンの前（ｎ−１）ビットとＡの後ろ（ｎ
−１）ビットとを比較し、比較回路305において（15）
のパターンの後ろ（15−ｎ）ビットとＣの前（15−ｎ）
ビットとを比較する。

判定回路306では位相検出回路303,比較回路304および
比較回路305の出力から、A,B,Cのデータをシンクパター
ンと比較した結果エラーの数が１ビット以下である場
合、シンクが検出されたものとしてシンクパルスを出力
する。ただし、第２図に示す208の場合は比較回路304の
出力は無視し、第２図に示す213の場合は比較回路305の
出力は無視する。ここで、208は213の１クロック後に現
れるので一つのシンクに対して２度シンクを検出するこ
とになる。判定回路306では208の場合はシンクであるこ
とを検出するが、変換回路309にシンクは送らずに213の
場合だけシンクを送ることにより二度シンクを検出する
ことを避けている。

変換回路309は判定回路306からのシンクパルスを受
け、シリアルパラレル変換回路307でシンクに関係のな
いタイミングでパラレルにされたデータを、シンクに同
期した14ビットパラレルデータにする。

本発明の実施例におけるシンクパターンを用いること
により、以上のように確実にシンクを検出することが可
能になる。

なお本発明の実施例としてシンクパターンは 「0011001110011000001110001111」 を用いたが、このシンクパターンの「０」と「１」を全
て入れ換えたシンクパターン、すなわち、 「1100110001100111110001110000」 も有効であることは言うまでもない。

また本発明の実施例では、シンク検出を14ビットパラ
レル検出で行う場合について説明したが、そのほかに12
ビットパラレル検出あるいは８ビットパラレル検出など
のその他のビット数でパラレル検出を行う場合にも有効
である。また、シンクパターンのビット数は14ビットパ
ラレル検出に対して２ワードから成るシンクパターンす
なわち28ビットのシンクパターンを用いて説明したが、
シンクパターンのビット数は、パラレル検出ビット数の
２ワード分とは限らず３ワード分などパラレル検出ビッ
ト数よりも大きいビット数であれば有効である。

発明の効果 以上説明したように本発明は、シリアルで伝送された
データをパラレルでシンク検出を行う装置において、通
信データにエラーが起こっても、シンク検出時にエラー
を考慮したシンク検出が確実に行われるシンクパターン
を提供している。従って、ディジタル信号の通信におい
て特に効果が高く、本発明の実用上の効果は大きい。

なお、説明の都合上ディジタル信号を通信する場合を
例として説明したが、ディジタル信号を記録再生するデ
ィジタルVTRについても有効であることは言うまでもな
い。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシンク発生の構成を
示すブロック図、第２図はシンク検出の原理を示すタイ
ミング図、第３図はシンク検出をパラレルで行う場合の
構成を示すブロック図、第４図は伝送されるシリアルデ
ータを示す模式図、第５図はシンクパターンから取り出
し得る連続するｒビットのデータの全ての場合について
示した模式図である。 101……シンクパターン記憶回路、102……記憶回路、10
3……選択回路、104……選択回路制御回路、105……パ
ラレルシリアル変換回路、301,302,308……遅延回路、3
03……位相検出回路、304,305……比較回路、306……判
定回路、307……シリアルパラレル変換回路、309……変
換回路。

フロントページの続き (56)参考文献 特開 平３−8175（ＪＰ，Ａ) 特開 平１−311647（ＪＰ，Ａ) 特開 昭58−136150（ＪＰ，Ａ) 特開 昭60−163548（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 7/08

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ｍビットのシンクパターンを含みシリアル
   で送られてくる信号を、ｐ（ｐ＜ｍ）ビットのパラレル
   信号に変換した後に、ｐビット単位の複数の比較結果か
   らシンクを検出する場合の前記シンクパターンの発生方
   法であって、 シンクを検出する際、前記ｍビットのシンクパターン中
   で許す誤りをｑビットとしたとき、 前記ｍビットのシンクパターン中の任意の連続するｐビ
   ットのデータ各々で、異なるビット数が（２＊ｑ＋１）
   以上である、前記ｍビットのシンクパターンを発生する
   シンク発生方法。
2. 【請求項２】ｍ＝28,p＝14,q＝１とした場合に、28ビッ
   トのシンクパターンを少なくとも、 「0011001110011000001110001111」 または、 「1100110001100111110001110000」 とした請求項１記載のシンク発生方法。