SU1529284A1 - Устройство дл цикловой синхронизации цифрового видеомагнитофона - Google Patents

Abstract

Изобретение относитс  к цифровой видеозаписи и может быть использовано в аппаратуре передачи дискретной информации. Цель изобретени  - повышение устойчивости синхронизации. Отклик на выходе опознавател  1 синхрогруппы при по влении на его входе M символьной комбинации, совпадающей со структурой синхрогруппы, считаетс  истинным только в том случае, если следующие за ним K N - символьных комбинаций  вл ютс  разрешенным словом опознавани  синхроблока (адреса). Истинное синхрослово вызывает по вление декодированного адреса синхроблока на выходной шине 15 адреса и сдвиг данных на выходной шине 8. Если после истинного отклика в течение N тактов воспроизводимой тактовой частоты, где N равно либо числу бит в синхроблоке, либо числу бит в преамбуле (в случае соответстви  выделенных слов опознавани  адресу преамбулы), не был зарегистрирован новый отклик, то считаетс , что очередна  синхрогруппа поражена ошибками и адрес синхроблока получаетс  увеличением на единицу адреса предыдущего синхроблока. Это позвол ет избежать нарушений цикловой синхронизации и обеспечить правильное декодирование воспроизводимой информации в случае сбоев синхрогрупп ошибками при низкой веро тности нарушени  цикловой синхронизации из-за сложных синхгрупп. 1 з.п. ф-лы, 1 ил.

Description

сл

О1

ьэ

ijcJiH следующие за ним k n-символьных .комбилацнй  вл ютс  разрешенным сло- )шм опознавани  синхроблока (адреса), Истинное синхросло во вызывает по вление декодированного адреса синхро- (5лока на выходной шине 15 адреса и 1|;двиг данных на выходной шине 8. Ес- и нослё истинного ОТКЛИКИ в течение тактов воспроизводимой тактовой

астоты, где N равно либо числу бит

синхроблоке, либо числу бит в пре- мбуле (в случае соответстви  вьще- енных слов опозновани  адресу преам

булы), не был зарегистрирован новый отклик, то считаетс , что очередна  синхрогруппа Поражена ошибками н адрес синхроблока получаетс  увеличением на единицу адреса предьщу- щего синхроблока. Это позвол ет избежать нарушений цикловой синхронизации и обеспечить правильное декодирование воспроизводимой информации в случае сбоев синхрогрупп ошибками при низкой веро тности нарушени  цикловой синхронизации из-за сложных синхрогрупп . 1 з.п.ф-лы, 1 ил.

Изобрете ие относитс  к аппарату- е цифровой видеозаписи информации. Цель изобретени  - повышение ус- т|ойчивости цикловой синхронизации.

Па чертеже представлена структур- н|а  схема устройства.

Устройство дл  цикловой синхрониза- пйи цифрового видеомагнитофона содержит цпознаватель 1 синхронизации,подключен- .ш входами к информационной шине первой 3 и второй 4 шинам такто- вЬй синхроиизащн-1, перва  из которых срединена с входом счетчика 5, подклю- енного одним выходом к второй шине 4 актовой синхронизации и остальными ыходами через последовательно соединенные первый 6 и второй 7 регистры к первой выходной шине 8, после- розательно соединенные первый регистр

сдвига,, третий 10 и четвертьш 11 р егйстры, второй регистр 12 сдвига, елок 13 пам ти и решающий блок 14, выход кото рого подключен к второй пине 15, блок 16 управлени , включен- ььш между первым выходом огюзнавате- л  1 синхрогруппы и управл ющими Еходами решающего блока 14, включающего соединенные последовательно первый 17 и второй 18 регистры, входы п|ервого из которых  вл ютс  входами решающего блока 14, сумматор 19, включенный между входами и выходами второго регистра 18, выходы крторого  вл ютс  выходами решающего блока 14, элемент ИЛИ 20, выходом подключенный к синхронизируюп1ему входу второ- г1о регистра 18. Блок 16 управлени  включает последовательно соединенные первый счетчик 21, первый блок 22 пам ти , элемент ШШ 23, второй счетчик 24 и второй блок 25 пам ти, первый

0

выход которого соединен с вторым входом элемента ШШ 23, второй выход - с третьей выходной шиной 26, третий выход с первым входом элемента ИЛИ 20 решающего блока 14, второй вход которого соединен с управл ющими входами

сумматора 19,. регистров 17 и 7 и первым .выходом блока 22 пам ти. При этом второй выход опознавател  1 синхрогруппы соединен с управл ющим входом регистра 6, выходы которого соединены с второй группой входов регистра 12 сдвига, треть  группа входов которого соединена с выходами регистра 10. Информационна  шина 2 подключена к выходу регистра 9, синхрони- зирующий вход которого соединен с

5 шиной 3 тактовой синхронизации. Шина 4 тактовой синхронизации соединена с синхронизирующими входами счетчиков 21 и 24 и регистров 10 и 11. Второй выход блока 22 пам ти подключен к синхронизирующему входу регистра 17. Устройство содержит также блок 27 пам ти контрол  адреса, включенный между выходами блока 13 пам ти и адресными входами блока 22 пам ти блока 16 управлени , в котором дополнительный выход первого счетчика 21 соединен со своим управл ющим входом, третий выход блока 22 пам ти подключен к своему управл ющему входу, четвертый выход - к первому управл доще- му входу блока 25 пам ти, второй управл ющий вход которого соединен со своим четвертым выходом. Решающий блок 14 содержит дополнительно тре5 тий 28 и четвертый 29 регистры, входы первого из которых подключены к входам регистра 17, а выходы - через регистр 29 к выходной шине 15. При

0

5

0

этом синхронизирующие входы регистров 18 и 29 подключены к шине 26, управл ющий вход регистра 29 подключен к управл ющему входу регистра 17, а синхронизирующий вход регистра 28 соединен с вторым выходом блока 22 пам ти блока 16 управлени .

Устройство дл  цикловой синхронизации цифрового видеомагнитофона работает следующим образом.

Выделение синхрослов осуществл етс  в опознавателе 1 синхрогруппы, на который воспроизводимые данные поступают по информационной шине 2, а импульсы воспроизводимой тактовой частоты по шине 3 тактовой синхронизации . Счетчик 5 импульсов формирует импульсы тактовой частоты f дeлe- нием частоты F где п - число символов в словах воспроизводимых данных. Состо ние на выходах счет.чи- ка 5 импульсов определ ет местоположение первого символа адреса синхро- блока, отмечаемое по влением на втором выходе опознавател  1 синхрогруппы при вьщелении синхрослова сигнала hs длительностью в период частоты F. В первом регистре 6 запоминаетс  состо ние счетчика 5 импульсов, соответствующее моменту по влени  сигнала hs. Кроме того, выделение синхрослова в опознавателе 1 синхрогруппы сопровождаетс  откликом hsw на его втором выходе в виде сигнала длительностью в период тактовой частоты f. Этот отклик может быть как истинньп4,так и ложный.Поэтому с целью подтверждени  достоверности отклика производитс  проверка .следующих за выделенным синхрословом комбинаций символов На их соответствие разрешенному алфавиту адресов синхроблока. Дл  зто- го воспроизводимые данные по информационной шине 2 поступают на вход регистра 9 сдвига-, на выходе которого имеютс  п-разр дные комбинации, следующие с частотой F. В регистрах 10 и 11 .эти комбинации переписываютс  с тактовой частотой f и поступают в виде (2п - 1)-разр дной комбинации на вход регистра 12 сдвига. На выход регистра 12 сдвига поступают п-разр дные комбинации, выбранные из входных (2п - 1)-разр дных комбинаций путем сдвига, величина которого определена состо нием выходов.регистра 6. Эти выбранные п-разр дные комбинации поступают на вход блока 13пам ти опознавател  адреса, в котором осуществл етс  декодирование их в соответствии с алгоритмом кодировани  адресов синхроблока. Декодированные комбинации поступают на блок 27 пам ти контрол  адресов, Е котором определ етс  соответствие входных комбинаций разрешающим адресам перQ вого и второго байтов адресов в соответствии с международньм стандартом по цифровой видеозиписи, а также по вление адреса преамбул сектором видеозаписи. Все эти команды поступа5 ют на адресные входы первого блока 22 пам ти проверки истинности hsw блока 16 управлени , В то же врем  на другие адресные входы блока 22 пам ти поступают сигналы с выхода

0 счетчика 21 импульсов. которьп1 запускаетс  сигналом hsw и через определенное число тактов, необходимое дл  определени  истинности сигнала hsw, останавливаетс  посредством вве5 денной обратной св зи, позвол ющей избежать возможности прин ти  решени  поступлени  очередного спнхросло- ва при отсутствии тактового. В блоке 22 пам ти обрабатываютс  команды, поступающие с второго блока 27 пам ти , только на тех временных позици х , которые соответствуют местоположению слов адреса синхроблока в предполохсении, что отклик опознавател  1 синхрогруппы истинньш. Кроме того, с второго выхода блока 22 пам ти передаютс  стробирующие сигналы на синхронизирующие входы регистр в 17 и 28 решающего блока 14 дл  записи соответственно первого и второго байта адреса. Поскольку в соответствии с международным стандартом по цифровой видеозаписи приходитс  анализировать два байта адреса, необходима фиксаци  ошибки, возникающей при прин тии решени  об ошибке в первом байте адреса. Дп  этой цели в блок 22 пам ти введена обратна  св зь. Если в блок 22. пам ти не поступают команды с блока 27 пам ти об ошибках в словах адреса, то в блоке 22 пам ти блока 16 управлени  принимаетс  решение, что отклик опознавател  1 синхрогруппы  вл етс  истинным, и вырабатываетс  сигнал

5 has, по которому регистр 7 запоминает состо ние на выходах регистра 6. Кроме Того, этот сигнал разрешает перезапись в регистр. 29 решающего

0

5

0

5

0

Claims (2)

1. блока 14 второго байта адреса синхро блока, предпарнтельио записанных в регистр 28. При этом на вьгходе схемы Ilini 20 решающего блока 14 по вл етс  сигнал, разрешающий запись этих комбинаций с выхода 17 во второй регист 18 решающего блока 14 и отключающий выходы сумматора 19 от входов второ- j o регистра 18. Сигнал has поступает на схему ИШ1 23 блока 16 управлени , вызыва  по вление на ее выходе сиг- пала, фазирующего счетчик 24, сигналы с выходов которого поступают на входы блока 25 пам ти блока 16 управлени . Счетчик 24 и блок 25 пам ти блока 16 управлени  работают образом что если очередной сигнал has на первый вход схемы ИЛИ 23 не поступил, что через фиксированное количество тактов на выходе блока 25 пам ти по вл етс  сигнал, поступающий на второй вход схемы ИЛИ 23 и вызывающш фазирование счетчика 24 импульсов блока 16 управле- ь и о Это фиксированное количество тактов фазировани  счетчика 24 им- иульсов определ етс  сигналом по в- лани  адреса преамбулы. В случае при и тнл решени  о наличии преамбулы количество такто.в в первом цикле при (газировании счетчика 24 определ ет- :  длиной преамбулы, а затем в случае сбо  синхроинформацни в последу- i,iii,ux синхроблоках длина цикла фазировани  определ етс  длиной синхро- блока, что позвол ет значительно по- ъысить помехозащтценность первых син хроблоков секторов записи. Это дости г-аетс  введе 1ием обратной св зи в блоке 25 пам ти блока 16 управлени  Кроме того, с выхода блока 25 пам ти поступают еще два сигнала. Один из I UK вызывает по вление сигнала на выходе схемы РШИ 20 решающего блока 14, разрешающего запись во второй 1 егистр 18 комбинации символов с выходов сумматора 19 решающего блока 14, которые представл ют собой адрес иредьщущего синхроблока, увеличенный на единицу. Второй выход блока 25 , пам ти  вл етс  выходной шиной 26, в 1чоторой, в частности, присутствуют команды управлени  считывани  адреса поступающие на управл ющие входы регистров 18 и 29 решающего блока 14. Формула изобретени 

   Устройство дл  цикловой синхро иизации цифрового видеомагнитофона.

   0

   5

   0

   5

   0

   5

   0

   5

   0

   5

   содержащее опознаватель синхрогруппы, подключенный входами к информационной шине и первой и второй шинам тактовой синхронизации, перва  из которых соединена с входом счетчика, подключенного одним выходом к второй шине тактовой синхронизации и остальными выходами через последовательно соединенные первый и второй регистры к первой выходной шине, последовательно соединенные первый регистр сдвига, третий, четвертый регистры, второй регистр сдвига, блок пам ти и решающий блок, выход которого подключен к второй выходной шине, блок управлени , включенный между первым выходом опознавател  синхрогруппы и управл ю- щими входами решающего блока, включающего соединенные последовательно первый-и второй регистры, входы первого из которых  вл ютс  входами решающего блока, сумматор, включенный между входами и выходами второго регистра , выходы которого  вл ютс  выходами решающего блока, элемент ШШ, выходом подключенный к синхронизирующему входу второго регистра, блок управлени  включает последовательно соединенные первый счетчик, первый блок пам ти, элемент ИЛИ, второй счетчик и второй блок пам ти, первый выход которого соедиинен с вторым входом элемента РШИ, второй выход - с третьей выходной шиной, третий выход - с первым входом элемента 1ШИ решающего блока, второй вход которого соединен с упг:а);л ющими входами сумматора и первого регистра решающего блока, второго регистра и первым выходом первого блока пам ти блока управлени , при этом второй выход опознавател  синхрогруппы соединен с управл ющим входом первого регистра, выходы которого соединены с второй группой входов второго регистра сдвига, треть  группа входов которого соединена с выходами третьего регистра, информационна  шина подключена к входу первого регистра сдвига, синхронизирующий вход которого соединен с первой шиной такто- вой синхронизации, в-тора  шина тактовой синхронизации соединена с синхронизирующими входами первого и второго счетчиков блока управлени  и четвертого регистра, второй выход первого блока пам ти блока управлени  подключен к синхронизирующему входу первого регистра решающего блока, отличающеес  тем, что, с целью повышени  устойчивости цикловой синхронизации , в него введен блок пам ти контрол  адреса, включенный мезвду выходами блока пам ти и адресными входами первого блока пам ти блока управлени , в котором дополнительный выход первого счетчика соединен со своим управл ющим входом, третий выход первого блока пам ти подключен к своему управл ющему входу, четвертый выход - к первому управл ющему входу второго блока пам ти, второй управл ющий вход которого соединен со своим четвертым выходом, при этом втора  шина тактовой синхронизации

   соединена с синхронизирующим входом третьего регистра.
2. 2. Устройство по п. 1,отлича- ю щ е е с   тем, что в решающий блок дополнительно введены последовательно соединенные третий и четвертый регистры , включенные мё щу входами первого регистра и выходами второго регистра , управл ющий вход которого соединен с третьей выходной шиной и с управл ющим входом четвертого регистра , синхронизирукнцим входом соединенного с управл ющим входом первого регистра, синхронизирующий вход которого подключен к второму выходу первого блока пам ти блока управлени .