JP2998163B2

JP2998163B2 - 受信制御回路

Info

Publication number: JP2998163B2
Application number: JP2762290A
Authority: JP
Inventors: 秀敏小坂
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-04-19
Filing date: 1990-02-06
Publication date: 2000-01-11
Anticipated expiration: 2015-01-11
Also published as: JPH0348547A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、受信制御回路に関し、特に同期式データ通
信方式における同期信号キャラクタ検索を行なう受信制
御回路に関する。

〔従来の技術〕

同期式データ通信方式においては、周知のように、同
期信号キャラクタと通信内容を符号化したデータ列から
なる受信データの受信処理は、第６図（ａ）に示すよう
に、受信制御装置とデータ処理装置から構成されるシス
テムで行っている。第６図（ｂ）は、同期式データ通信
方式に用いられるデータ列の一例を示す。ここで、
S_YN0,S_YN1,…S_YN7は同期信号キャラクタである。また、
B₁₀,B₁₁,…B₁₇は同期信号キャラクタに続くデータ列の
うち、最初の分割処理すべきデータを示している。

このデータ列の受信制御回路においては、同期信号キ
ャラクタを検索し、これを検出した後の直列データ列を
並列データに変換し、順次、データ処理装置へ送出す
る。

従来の同期式データ通信方式における受信制御回路の
一例を第７図に示す。

第７図を参照すると、従来のこの種の受信制御回路
は、受信シフトレジスタ１と、同期検出部２と、並列シ
フトレジスタ３および同期キャラクタ格納レジスタ４と
から構成されていた。

受信シフトレジスタ１は、端子T_Dから入力される受信
クロック信号に同期して、遅延動作を行なう周知のフリ
ップフロップFF11〜18からなる８ビットのシフトレジス
タであり、端子T_Dに印加されるデータ列を、受信クロッ
ク信号に同期して順次読込むものである。

同期検出部２は、８ビットの比較器21と、RSフリップ
フロップ22と、Ｄフリップフロップ23と、カウンタ24お
よびANDゲート25とから構成されていた。

比較器21は、受信シフトレジスタ１を構成する８個の
各フリップフロップの出力（符号）と、同期キャラクタ
シフトレジスタ４を構成する８個の各フリップフロップ
の出力（符号）とを、ビット毎に比較する８ビット長デ
ータ比較器である。両者の出力符号が一致した場合、論
理値「１」を出力し、不一値の場合は論理値「０」を出
力する。

RSフリップフロップ22は、端子T_Eから入力される同期
検出状態設定命令（EH）をセット（Ｓ）入力とし、比較
器21の出力をリセット（Ｒ）入力とするものである。こ
こで同期検出状態設定命令EHは、データ処理装置より発
行される信号で、これにより、受信制御回路の同期検出
動作が初期化され、新たに一連のデータ列を受信する体
勢が整う。

Ｄフリップフロップ23は、RSフリップフロップ22のＱ
出力を、端子TCからの受信クロック信号の１クロック分
遅延させるためのものである。

カウンタ24は、Ｄフリップフロップ23の出力をリセッ
ト入力とし、受信クロック信号を計数する３ビット長の
カウンタである。

ANDゲート25は、カウンタ24の出力Q1、Q2およびQ3を
入力とするANDゲートであり、カウンタ24の計数値が
７、すなわちQ1〜Q3が「１」となるときに「１」を出力
する。

並列シフトレジスタ３は、８個のフリップフロップFF
31〜38から構成され、受信シフトレジスタ16のフリップ
フロップFF11〜18のそれぞれ対応する出力が入力されて
いて、ANDゲート25の出力が「１」のとき、読込み、す
なわち、内容のシフトを行なう。

同期キャラクタ格納レジスタ４は、８個のフリップフ
ロップFF41〜48からなる８ビットのシフトレジスタで、
同期信号キャラクタである８ビット長の符号を格納して
ある。

第８図は、第７図に示す従来の受信制御回路の動作タ
イムチャートである。

次に、第７図および第８図を参照して、従来の受信制
御回路の動作について説明する。

ここで、一例として、同期信号キャラクタは、最上位
のビット（MSB）から最下位のビット（LSB）まで011001
10と８ビット長の符号化がされているものとする。そし
て、この符号が同期キャラクタ格納レジスタ４に格納さ
れているものとする。

時刻T0のとき、前述の同期検出状態設定命令EHが発行
され、端子T_Eから入力される。これは、受信シフトレジ
スタ１の各フリップフロップFF11〜18のＳ入力に印加さ
れ、これらの出力を「１」に初期化する。同時に、RSフ
リップフロップ22のＳ入力にも印加されるので、この出
力Ｑも、「１」に初期化される。

時刻T1以降、端子T_Dから入力される受信データは、端
子T_Cより入力される受信クロック信号に同期して、受信
シフトレジスタ１に読込まれる。前述のように、受信シ
フトレジスタ１の出力は、比較器21に印加され、ここ
で、同期キャラクタ格納レジスタ４からの同期信号キャ
ラクタと比較照合される。

本例では、第８図に示すように、時刻T12のとき、受
信シフトレジスタ１の内容が同期信号キャラクタと一致
するので、比較器21は、「１」を出力し、RSフリップフ
ロップ22のＲ入力に印加され、これをリセットしてＱ出
力を「０」とする。

RSフリップフロップ22のＱ出力「０」は、Ｄフリップ
フロップ23のＲ入力に印加され、１クロック分遅れて、
すなわち、時刻T13に出力「０」をカウンタ24のＲ入力
に印加しこれをリセットする。したがって、カウンタ24
は、時刻13から受信クロック信号の計数を開始する。

時刻T20にカウンタ22の計数値は、「７」に達し、出
力Q1〜Q3は、それぞれ「１」となるので、ANDゲート25
より「１」が出力される。この時刻T20における、受信
シフトレジスタ１の内容は、第１のデータ列、B₁₇,B₁₆,
…B₁₀であり、ANDゲート25の「１」出力により、並列シ
フトレジスタ３に、この第１のデータ列が、シフトされ
る。以後カウンタ24の計数値が７になる時刻毎に、受信
シフトレジスタ１の内容が、並列シフトレジスタ３にシ
フトされる。

以上は、全て、順調に推移した場合であるが、ここで
示した従来の受信制御回路では、同期信号キャラクタが
誤検出される可能性が存在する。これは、同期信号キャ
ラクタの符号内容、受信シフトレジスタ１の初期値、お
よび、受信データの内容の組合せにより、本来無意味な
データ列であるのに、正規の同期信号キャラクタを検出
したと誤認する可能性があるからである。

一例として、同期信号キャラクタが、00111111（MSB
→LSB）であるとする。この場合の従来例の受信制御回
路の動作タイムチャートを第９図に示す。

時刻T0において、同期検出状態設定命令が発行される
と、受信シフトレジスタ１が初期化され、８ビットの全
桁が１となる。時刻T1以降は、受信シフトレジスタ１
は、受信クロック信号に同期して、受信データを順次読
込む。ここで、時刻T1,T2における受信データのそれぞ
れがたまたま「０」であるとすると、時刻T3における受
信シフトレジスタ１の内容は、00111111、すなわち同期
信号キャラクタと同符号となる。

この結果、時刻T3において比較器21は、これを同期信
号キャラクタであると判定し、「１」を出力して、RSフ
リップフロップ22をリセットし、以降、前述の正規の場
合と同様のプロセスで、T4から受信データの並列シフト
レジスタへの読込みが開始される。

しかし、第１のデータ読込み時刻T10をとりあげる
と、受信シフトレジスタ１の内容は、本来のデータ列B
₁₇,…B₁₀のかわりに、00111110という受信データとして
は、全く無意味なものとなっている。当然、時刻T11以
降に、並列シフトレジスタ３に読込まれる受信データ
も、無意味である。

〔発明が解決しようとする課題〕

上述した従来の同期式データ通信方式用の受信制御回
路は、同期検出状態設計命令を発行しても、同期信号キ
ャラクタの内容、受信シフトレジスタの初期値およびあ
る瞬間における受信データの内容との組合せによって、
この受信データを、正規の同期信号キャラクタであると
誤検出することがしばしばあるという欠点があった。そ
の結果、前述のある瞬間の時刻を以て、同期状態が成立
したものとして、受信データ列を並列データに変換し、
データ処理装置への送出を開始する。しかし、これに続
くデータは、通信内容としては全く無意味なものである
ことは、いうまでもない。

この誤同期を除去するため、データ処理装置において
は、本来の通信データの処理機能の他に、受信データの
有効データ長や内容を確認する目的で、受信したデータ
をそのまま送信側に返送し、異常の有無を点検する等の
余分な処理機能を必要とする欠点があった。その結果、
通信所要時間の増大、データ処理時間の増大、さらに、
装置の複雑化、設備費用の増大等が生じるという問題が
あった。

〔課題を解決するための手段〕

本発明の受信制御回路は、直列のデイジタル符号列か
らなる同期式データ通信方式の受信データに含まれる同
期信号キャラクタを検索し、前記同期信号キャラクタを
検出した後は、前記受信データを予め定められた長さに
分割し、並列データに変換する受信制御回路において、前記受信制御回路に対する同期検出動作を設定する同
期検出状態設定命令信号によって、予め定められた数値
に初期設定され、前記受信制御回路の動作を同期的に行
わせるための受信クロック信号に同期して直列受信デー
タを順次読み込み記憶する前記同期信号キャラクタの符
号長と等しい桁数のシフトレジスタを有する第一の記憶
手段と、前記同期値号キャラクタの符号を記憶する第二の記憶
手段と、前記第一の記憶手段の記憶内容と前記第二の記憶手段
の記憶内容を比較し、一致した場合はその旨を示す出力
を発する符号比較手段と、前記同期検出状態設定命令信号を印加された時刻よ
り、少くとも前記同期信号キャラクタの符号長の期間、
前記符号比較手段の動作を無効にする同期検出禁止手段
とを備え、前記同期検出禁止手段が、前記同期検出状態設定命令
信号によりリセットされ、前記シフトレジスタの最下位
桁の出力を印加されてこれを前記受信クロック信号の１
クロック分遅延させる遅延手段と、前記同期検出状態設定命令信号によりリセットされ、
前記遅延手段の出力の反転信号でセットされるデータラ
ッチ手段と、前記データラッチ手段の出力と前記符号比較手段の出
力との論理積をとる論理積ゲートとを備えるものであ
る。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の第一の実施例を示す回路図であ
る。

対象とする受信制御回路は、一例として、現在広く使
われている。同期信号キャラクタが８ビットのシステム
用のものをとりあげる。

第１図において、本実施例の受信制御回路は、受信シ
フトレジスタ１と、同期検出部２と、並列シフトレジス
タ３および同期キャラクタ格納レジスタ４とから構成さ
れる。

以上の構成要素のうち、受信シフトレジスタ１を構成
するフリップフロップ11は、従来例におけるＳ入力に代
ってＲ入力に同期検出状態設定命令が印加されること
と、同期検出部２の構成および機能以外のものは、前述
の従来の技術の例で示したものと共通部分であり、説明
が重複するのでここでは省略する。

同期検出部２は、前述の従来の技術の例で示したもの
と共通部分である、８ビットの比較器21と、RSフリップ
フロップ22と、Ｄフリップフロップ23と、カウンタ24お
よびANDゲート25に加えて、Ｄフリップフロップ26と、
インバータ27と、RSフリップフロップ28と、ANDゲート2
9から構成されている。

Ｄフリップフロップ26は、受信シフトレジスタ１の最
終桁であるFF18の出力を、受信クロック信号の１クロッ
ク分だけ遅延させるものであり、同期検出状態設定命令
EHでリセットされると、初期化状態である「１」を出力
する。

インバータ27は、Ｄフリップフロップ26の出力を反転
させるインバータである。

RSフリップフロップ28は、インバータ27の出力をセッ
ト入力（Ｓ）に、同期検出状態設定命令をリセット入力
（Ｒ）に、それぞれ印加される。同期検出状態設定命令
によりリセットされると初期化状態となり、そのＱ出力
は「０」となる。

ANDゲート29は、比較器21の出力と、RSフリップフロ
ップ28の出力とを入力とするANDゲートである。

同期検出部２の上記以外の構成要素は、前述の従来の
技術の例で示したものと共通部分であり、説明が重複す
るのでここでは省略する。

次に、本実施例の動作について説明する。

第２図は、第１図で示す本実施例の受信制御回路のタ
イムチャートである。

ここで、一例として、従来の技術における問題点を示
すために用いた、同期信号キャラクタ00111111（LSB→M
SB）を、対比のため、再び用いている。

時刻T0において、端子T_Eから入力される同期検出状態
設定命令EHが発行されると、受信シフトレジスタ１のフ
リップフロップFF11のＲ入力に印加されこの出力を
「０」に、FF12〜18のＳ入力に印加されこれらの出力を
「１」に初期化する。同時に、Ｄフリップフロップ26の
Ｒ入力、RSフリップフロップ28のＲ入力、およびRSフリ
ップフロップ22のＳ入力にも印加されるので、これらの
出力も、それぞれ「１」に初期化される。

本例では、第２図に示すように、時刻T1のとき、受信
シフトレジスタ１の内容が、同期信号キャラクタと一致
するので、比較器21は、「１」を出力する。

しかし、時刻T0からT6までの期間、受信シフトレジス
タ１の最終桁FF18の出力は、第２図から明かなように、
「１」のままである。したがって、Ｄフリップフロップ
26の出力は、１クロック分遅れて時刻T0からT7まで
「１」、インバータ27の出力は「０」であり、したがっ
てRSフリップフロップ28の出力は「０」を保持している
ので、ANDゲート29の出力は、比較器21が「１」を出力
した時刻T1においては「０」である。

前述のように、RSフリップフロップ22は、同期検出状
態設定命令EHにより、時刻T0にセットされており、その
Ｑ出力は「１」を保ち、したがって、Ｄフリップフロッ
プ23の出力も、１クロック分遅れて、時刻T1以降「１」
を保持する。したがって、カウンタ24は、リセット状態
を継続している。

時刻T7において、受信シフトレジスタ１の最初の桁で
あるフリップフロップ11の初期値「０」が、Ｄフリップ
フロップ26より出力され、インバータ27で反転されて
「１」となって、RSフリップフロップ28をセットし、
「１」を出力する。

以上の状態で推移して、時刻T12に達すると、受信シ
フトレジスタ１の内容は、再び00111111（MSB→LSB）と
なるので、本例の同期信号キャラクタと一致し、したが
って、比較器21は、「１」を出力する。前述のように、
この時刻T12においては、RSフリップフロップ28の出力
は、「１」であり、したがって、ANDゲート29は、両信
号のANDが成立して、「１」を出力する。これは、同期
信号キャラクタの検出がなされたことを意味する。

このANDゲート29の出力「１」は、RSフリップフロッ
プ22のＲ入力に印加され、これをリセットしてＱ出力を
「０」とする。

この結果、１クロック分遅れた時刻T13以降は、Ｄフ
リップフロップ23が「０」を出力するので、カウンタ24
はリセットが解除され、端子T_Cから印加される受信クロ
ック信号を計数し始める。時刻T20に、カウンタ24の計
数値が７に達し、Q1,Q2,Q3は「１」となり、ANDゲート2
5においてANDが成立して、「１」を出力する。この時刻
T20における、受信シフトレジスタ１の内容は、第１の
データ列、B₁₇,B₁₆,…B₁₀であり、ANDゲート25の「１」
出力により、並列シフトレジスタ３に、この第１のデー
タ列が、シフトされる。以後カウンタ24の計数値７にな
る時刻毎に、受信シフトレジスタ１の内容が、並列シフ
トレジスタ３にシフトされる。

以上の説明より明らかなように、本実施例によれば、
受信シフトレジスタ１の最終桁FF18の出力を、Ｄフリッ
プフロップ26、インバータ27、RSフリップフロップ28、
およびANDゲート29からなる論理回路によって監視する
ことにより、受信シフトレジスタ１の内容が、全部シフ
トされたことを検出後、同期信号キャラクタの検索を行
なう。

以上、本実施例では、特定の同期信号キャラクタ、た
とえば、８ビットの特定符号を対象とするものを例とし
て取上げたが、他の応用例、たとえば、16ビットの同期
信号キャラクタ等の場合も、本発明の主旨を逸脱しない
限り適用できることは勿論である。

また、受信シフトレジスタ等、構成要素についても、
たとえば、フリップフロップを用いる代りにRAM等、ま
た、Ｄフリップフロップの代りにJKフリップフロップ等
様々な変形が考えられるが、本発明の主旨を逸脱しない
限り適用できることは勿論である。

次に、本発明の第二の実施例について説明する。

第３図は、本発明の第二の実施例を示す回路図であ
る。第３図において、受信シフトレジスタ１、並列シフ
トレジスタ３、および同期キャラクタ格納レジスタ４
は、細部を除き、第１図の第一の実施例と共通である。
ここで、受信シフトレジスタ１の最初の桁フリップフロ
ップFF11は、第一の例におけるＲ入力に代ってＳ入力に
同期検出状態設定命令が印加されている。

同期検出部２においても、比較器21、RSフリップフロ
ップ22、Ｄフリップフロップ23、カウンタ24、ANDゲー
ト25、RSフリップフロップ28、およびANDゲート29は、
細部を除き、第１図の第一の実施例と共通である。した
がって、ここでは、第一の実施例と異なる部分につい
て、重点的に説明することにして重複を省くことにす
る。

同期検出部２は、以上のほか、カウンタ30、ANDゲー
ト31、Ｄフリップフロップ32から構成されている。

カウンタ30は、同期検出状態設定命令が、Ｒ入力に印
加され、端子T_Cから入力される受信クロック信号を計数
する３ビット長のカウンタである。

ANDゲート31は、カウンタ30の出力Q1,Q2,Q3のANDをと
るANDゲートであり、これらQ1〜Q3全部の出力が、
「１」となるとき、すなわち、カウンタ30の計数値が７
に達したとき「１」を出力する。

Ｄフリップフロップ32は、ANDゲート31の出力を１ク
ロック分遅らすＤフリップフロップである。

次に、本実施例の動作について説明する。

第４図は、第３図で示す本実施例の受信制御回路のタ
イムチャートである。

ここで、一例として、第一の実施例と同様に、従来の
技術における問題点を示すために用いた、同期信号キャ
ラクタ00111111（LSB→MSB）を、対比のため、再び用い
ている。

時刻T0において、端子T_Eから入力される同期検出状態
設定命令EHが発行されると、受信シフトレジスタ１のFF
11〜18のＳ入力に印加され、これら８ビットの全桁の出
力を「１」に初期化する。同時に、カウンタ30のＲ入
力、RSフリップフロップ28のＲ入力、およびRSフリップ
フロップ22のＳ入力にも印加されるので、これらの出力
も、それぞれ「１」に初期化される。

本例では、第４図に示すように、時刻T4のとき、受信
シフトレジスタ１の内容が、同期信号キャラクタと一致
するので、比較器21は、「１」を出力する。

一方、カウンタ30は、時刻T1より、受信クロック信号
の計数を開始し、時刻T8に、その計数値が７に達して、
出力Q1〜Q3が「１」となる。その結果、ANDゲート31
は、ANDが成立して「１」を出力し、次にＤフリップフ
ロップ32で、１クロック分遅れて時刻T9に、RSフリップ
フロップ28をセットして、これ以降「１」が出力され
る。

したがって、比較器21が最初に「１」を出力する時刻
T4には、RSフリップフロップ28の出力は、同期検出状態
設定命令でリセットされた状態である「０」のままであ
り、ANDゲート29におけるANDは成立せず、その出力は
「０」となる。

以下、第一の実施例と同様のプロセスで、時刻T13か
ら、受信データの並列シフトレジスタ３への読込みが開
始される。

以上の説明より明かなように、本実施例によれば、同
期検出状態設定命令を発行した時刻より、受信クロック
信号を、同期信号キャラクタのビット数（本実施例では
８ビット）に等しい数だけカウンタ30、ANDゲート31お
よびＤフリップフロップ32により計数する。その間、同
期信号キャラクタの検出を禁止することにより、受信シ
フトレジスタ１の内容が全部シフトされ、誤検出の可能
性が無くなった後、同期信号キャラクタの検索を行な
う。

また、受信シフトレジスタ等、構成要素についても、
たとえば、Ｄフリップフロップの代りにJKフリップフロ
ップ等様々な変形が考えられるが、本発明の主旨を逸脱
しない限り適用できることは勿論である。

次に、本発明の第三の実施例について説明する。

第５図は、本発明の第三の実施例を示す回路図であ
る。第５図において、受信シフトレジスタ１、同期検出
部２、並列シフトレジスタ３、および同期キャラクタ格
納レジスタ４は、細部を除き第１図の第一の実施例と共
通である。

ここで、受信シフトレジスタ１の全部の桁のフリップ
フロップFF11〜FF18は、第一の例におけるＲおよびＳ入
力に代ってＲ入力のみに初期設定信号が印加されてい
る。

本実施例では、初期設定信号として、同期検出状態設
定命令信号に代り、データ処理装置から発行させる、受
信開始命令信号と受信停止命令信号の組合せを用いる。

このため、受信開始命令信号でセットされ、受信停止
命令でリセットされるRSフリップフロップ５と、受信ク
ロック信号を１クロック分遅延させるＤフリップフロッ
プ６が、第一の実施例の回路に追加されている。

したがって、Ｄフリップフロップ６の出力が他の実施
例における同期検出状態設定命令に代る初期設定命令信
号として機能する。

以上のほかは、まったく第１図に示す第一の実施例と
同様であり、説明が重複するので細部については省略す
る。

〔発明の効果〕

以上説明したように本発明によれば、受信シフトレジ
スタの初期値が、全て、シフトされたことを検出した
後、受信データ中の同期信号キャラクタの検索を実行す
る。したがって、前述の受信シフトレジスタの初期値、
同期信号キャラクタの内容および、ある瞬間の受信デー
タとの組合せにより発生する、同期信号キャラクタの誤
検出の防止が、可能となるという効果がある。その結
果、通信データ処理手順が単純化されることにより、通
信データ処理速度の向上が計れ、したがって、通信要時
間が低減されることともに、装置の簡素化により、設備
費用が低減される等、本発明のもたらす効果は多大であ
る。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す回路図、第２図は
第１図で示した回路の動作タイムチャートを示す図、第
３図は本発明の第二の実施例を示す回路図、第４図は第
３図で示した回路の動作タイムチャートを示す図、第５
図は本発明の第三の実施例を示す回路図、第６図は同期
式データ通信方式における受信処理とデータ列の一例を
示す図、第７図は従来の受信制御回路の一例を示す回路
図、第８図および第９図は第７図で示した回路の動作タ
イムチャートを示す図である。１……受信シフトレジスタ、２……同期検出部、３……
並列シフトレジスタ、４……同期キャラクタ格納レジス
タ、５……RSフリップフロップ、６……Ｄフリップフロ
ップ、21……比較器、22……RSフリップフロップ、23…
…Ｄフリップフロップ、24……カウンタ、25……ANDゲ
ート、26……Ｄフリップフロップ、27……インバータ、
28……RSフリップフロップ、29……ANDゲート、30……
カウンタ、31……ANDゲート、32……Ｄフリップフロッ
プ。

Claims

(57)【特許請求の範囲】

【請求項１】直列のデイジタル符号列からなる同期式デ
ータ通信方式の受信データに含まれる同期信号キャラク
タを検索し、前記同期信号キャラクタを検出した後は、
前記受信データを予め定められた長さに分割し、並列デ
ータに変換する受信制御回路において、前記受信制御回路に対する同期検出動作を設定する同期
検出状態設定命令信号によって、予め定められた数値に
初期設定され、前記受信制御回路の動作を同期的に行わ
せるための受信クロック信号に同期して直列受信データ
を順次読み込み記憶する前記同期信号キャラクタの符号
長と等しい桁数のシフトレジスタを有する第一の記憶手
段と、前記同期値号キャラクタの符号を記憶する第二の記憶手
段と、前記第一の記憶手段の記憶内容と前記第二の記憶手段の
記憶内容を比較し、一致した場合はその旨を示す出力を
発する符号比較手段と、前記同期検出状態設定命令信号を印加された時刻より、
少くとも前記同期信号キャラクタの符号長の期間、前記
符号比較手段の動作を無効にする同期検出禁止手段とを
備え、前記同期検出禁止手段が、前記同期検出状態設定命令信
号によりリセットされ、前記シフトレジスタの最下位桁
の出力を印加されてこれを前記受信クロック信号の１ク
ロック分遅延させる遅延手段と、前記同期検出状態設定命令信号によりリセットされ、前
記遅延手段の出力の反転信号でセットされるデータラッ
チ手段と、前記データラッチ手段の出力と前記符号比較手段の出力
との論理積をとる論理積ゲートとを備えることを特徴と
する受信制御回路。
【請求項２】前記同期検出禁止手段は前記同期検出状態
設定命令信号によりリセットされ、前記受信クロック信
号の計数を行なう、少くとも前記同期信号キャラクタの
符号長と等しいカウント長のカウンタを含むことを特徴
とする請求項１記載の受信制御回路。
【請求項３】前記受信制御回路に対してデータ処理装置
から発行される受信開始命令信号、受信停止命令信号を
記憶する第三の記憶手段を備え、前記第三の制御手段の
出力信号は前記同期検出状態設定命令信号と同機能の信
号であることを特倣とする請求項１または２記載の受信
制御回路。