JPS5879352A - デイジタル・デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ディジタル・データを転送する本ディジタル・データ通
信装置は、一般に、同期装置または非同期装置のいずれ
かに分類される。同期伝送はデータの等しい長さのバー
ストを送ることを意味し、この目的で共通データ文字書
式は開始ビット、データ・ビット（・クリティ・ビット
を持つ場合と持たない場合がある）および７個以上の停
止ビットを含む。受信機は各文字の初めに容易に同期を
とり直すので、クロック情報はデータと共に送らない。

非同期伝送には、大きな割合の付加ビットが要求される
。

同期伝送は、例えばデータの７００バイトおきに同期文
字すなわちフレーミング文字と共にデータ・ビットのブ
ロックを送ることを意味する。同期伝送によって、必要
とされる付加ビットの割合は大幅に低下される。しかし
こむで、データは同期文字、すなわちフレーミング文字
をその中に含まなければならない。また、伝送の誤シが
生じて同期が失われるときに大きな情報のプロ、りの損
に複雑な誤り検査法を必要とする。本発明では、所要の
付加ビットはどんな場合でもしばしば伝送される語ノ母
すティ・ビットだけである。

本発明の目的は、同期文字すなわちフレーミング文字、
開始ビットおよび停止ビットなどを必要としないデータ
・ビットならびにノぐリティ・ビットを含む語から成る
ビット・ストリームの形でデ゛　−夕を転送する改良さ
れた方法および装置を提供することである。

本発明の目的は、ストリームに含まれる語・ぐリティ・
ビットと同期される上述の形のビット・ストリームに応
じて語クロック・パルスを発生させるノ４’　リティ語
ロック・オン法および装置を提供することである。

本発明の上記および他の目的ならびに利点は、ノやリテ
ィ・ビットをディジタル・データ・ビットに加えて、複
数個のデータ・ビットおよび７個のｉｅクリィ・ビット
をおのおの含む等しい長さの語から成る直列ビット・ス
トリームを作ることによって達成される。信号は符号化
され、符号化された場合は語同期信号、クロック信号、
またはタイミング信号を伴わず受信場所に転送される。

「自己クロック」形符号が信号の符号化に使われるが、
これは符号解読の際にビット・クロック・ノ母ルスを発
生させる。受信場所で、ビット・クロックが発生され、
その信号はこれをその元の形、すなわちおのおの複数個
のデータ・ビットと７個のパリティ・ビットとから成る
等しい長さの語によって構成されるビット・ストリーム
に戻しながら符号解読される。次に符号解読された出力
は、ノヤリテイ・ビットと同期される語クロック・ノＪ
？ルスを発生させるのに使用される。語クロック・・母
ルスを発生させるため、ビット・ストリームのノ臂すテ
ィ・ビットにロック・オンする方法が用いられるが、こ
れにはノ９リティが正しいときおよび正しくないときに
それぞれパリティ正信号ならびに・やリティ誤信号を作
るビット間隔ごとにビットの語長群を検査する・ヤリテ
ィが含まれている。各整数倍の語長群のビット（すなわ
ちデータ・ビットとパリティ・ビットとの和）に関する
すべてのノセリテ（正信号および最初に生じるパリティ
誤信号は、最低１つの語長の大きさのメモリ装置に記憶
される。

記憶された・ソリティ信号は調査され、語クロック・ｔ
４ルスは前記メモリ装置の７つの語長部分に唯一のｉＪ
？リティ正信号が記憶されるときにストリームのパリテ
ィ・ビットと同期して発生される。メモリの前記部分に
・母すティ語信号のみが含まれてｔＪ？リティ正信号が
含まれていない場合は、それはすべてのパリティ正信号
をロードされ、語クロック・パルスの発生はパリティ・
ビットのロック・オンが再び達成されるまで止められる
。

本発明およびそれの他の目的ならびに利点は、付図と共
に考慮したとき下記の説明から一段と良く理解されると
思う。

図面において、同様な参照文字はいくつかの図の同一部
品を表わしている。

まず第１図について説明すると、本図には直列ビット・
ストリームを送受信する装置が示されており、送信機部
にはパリティ・ビット発生器１０がちり、受信機部には
パリティ・ビット・ロックオン回路／２があり、送信機
部と受信機部とは伝送ライン／弘によって相互接続され
ている。送信すべき直列または並列ディジタル・データ
・ビットは、図示されていない任意な所望の適当なソー
スからの語クロック・／母ルスと共に、ノソリテイ・ビ
ット発生器１０に供給される。良く知られるとおり、奇
数または偶数・ぐリテイ・ビットはデータ・ビットに加
えられ、おのおのデータ・ビットおよび・やりティ・ビ
ットを含む等しい長さの賭から成る直列ビット・ストリ
ームは発生器の出カライン／乙Ｔに得られる。発生器の
第２出カライン／ｇＴにビット・クロック・）ぞルスが
得られ、発生器からのデータおよびノクリテイ・ビット
を同期させる。

パリティ・ビット発生器のライン／乙Ｔおよび／♂Ｔに
おける出力が第２図に示されているが、これについても
言及される。発生器のライン／ＡＴにおける第１語が第
（ｎ−／）語および第（ｎ＋／）語の一部と共に図示さ
れ、参照文字２０によって識別されている。直列ビット
・ストリームの各論は、複数個のデータ・ビット１、こ
の場合は７０個のデータ・ビット、および７個のノやリ
テイ・ビットから成る。本明細書および特許請求の範囲
では、「語」はデータ・ビ、）およびそれと組み合わさ
れるパリティ・ビットの和を表わすのに用いられる。か
くて説明のための配列では、各語力；複数個のデータ・
ビット（この場合は７０個）と７個のノ平すテイ・ビッ
トとから成るｌ／ビット語のス）　ＩＪ−ムが図示され
ている。説明のための配夕１ｊでは、ストリームにおい
てノ臂すテイ・ビット力（データ・ビットに先行する。

所望の場合、ノソリテイ・ビットはストリームにおいて
データ・ビットに続行したり、データ語のビットの任意
な位置に置くことができる。各論におけるデータ・ビッ
トの°数はもちろん１０に制限されないが、等しい長さ
の語が要求される。ビット・クロック・）ぐルスｎは、
ストリーム・ビットと同期されること〃（図示されてい
る。

直列ビット・ストリームは、説明のための伝送ライン／
ｌ／Ｌを含む任意の適当な装置によって受信機部に送信
される。例えば、ス）　Ｕ−ムは符号イヒされ、符号化
された信号は符号解読器を持つ受信機に転送されて、そ
の信号は元の形に戻される。

第１図において、ビット・クロック・ノやルスは、ライ
ン／ざＲにより受信機に供給されること力（示されてい
る。符号化が使用される場合は、［自己ビット・クロッ
クｊ形の符号は、ビット・クロックを実際に送る必要を
なくすために使用される。

自己ビット・クロック符号によって、ビット−クロック
信号は送信されたデータ・ビット・ストリームから符号
解読器によって作られ、符号解読器のビット・クロック
・）ｆルス入力は不要である。

かかる配列は以下に説明される第３Ａ図および第３Ｂ図
に示されている。

ビット、クロックが実際に送信されたシ、受信機で発生
されると否とにかかわらず、元の直列ビット・ストリー
ムは受信機で再生され、その／ＩＰリティ・ロックオン
回路／２の入力として回路／２に対するストリームをク
ロックするビット・クロツクと共に供給される。かくて
、第２図に示されている語ストリーム２０およびビット
・クロック、２２は、ノ母すティ・ビット発生器１０が
らの出方ならびに・ぐリティ・ロックオン回路／２の入
力を表す。

パリティ・ロックオン回路／２は、ビット・クロック、
２２によってそれにクロックされる直列ビット・ストリ
ームに応じて、その出力ライン２乙に、直列または並列
の形で得られる発生器のライン、２どのデータ出力と同
期される第２図に示された語クロック・／ＩＰルス、２
４ｔを発生させる。第２図に示されていない第３出力は
、・ヤリティ・ビット・ロックオン回路がデータ・スト
リームのノ９リティ・ビットにロックオンされていると
き、その回路から信号に至るライン３０に供給される。

ｚｆ　リティ・ビット・ロックオンの詳細は以下に記載
される。本発明の目的で、本発明の新しい装置にょシ、
在来の同期伝送装置に使用された同期・母ルスすなわち
フレーミング・ノｅルスは語同期のために送信する必要
がない。同様に、在来の非同期伝送装置に含まれた開始
ビットおよび停止ビットは語同期のために送信する必要
がない。データ・ピッ□トとパ、リティ・ビットとから
成るビット・子ドリームが送信される本発明によシ、付
加ビットの伝送は最小限に押えられる。・やりティ・ビ
ットはしばしばデータ伝送のためにデータ・ビットに付
加されるので、本発明によシ、データは付加ビットなし
で転送される。次に、本発明の装置は送信を所望するデ
ータに語同期が埋められている非同期伝送装置を本質的
に含んでいることが分かると思うＯ 図示されていない信号源から遠隔場所へのアナログ信号
ｆ　（ｔ）を送信する送信機部が図示されている第３Ａ
図についてこれから説明する。アナログ入力信号ｆ　（
ｔ）はアナログ・ディジタル変換器３≠によってディジ
タルの形に変換されるが、アナログ・ディジタル変換器
の出力の第ｎサンプルは第３Ａ図にｆｎとして表されて
いる。直列または並列のいずれかの書式のアナログ・デ
ィジタル変換器の出力ｆｎは、語クロツク出力と共に、
ノ母すティ・ビットがデータ・ビットに付加される・ぞ
リティ、・ビット発生器１０に供給される。ノクリティ
を持つデータ・ビットは、パリティ・ビット発生器から
のビット・クロックと共に、符号化のために符号器に供
給される。。ディジタル・データを符号化する多くの符
号方式が知られている。本配列では自己ビット・クロッ
ク符号が使用されているが、これは符号解読の際に符号
解読器から符号解読された信号を移動するためのビット
・クロック・ノソルスを発生させるのに用いられる。自
己ビット・クロック符号を用いると、符号の出力は簡潔
にｔｅ　リティ・ビットを持つ符号解読されたデータ・
ビットから成る直列ビット・ストリームを含む。ミラー
　（Ｍｉｌｌｅｒ　）符号は自己ビット・クロック符号
の一例である。他のかかる符号としては、２相−レベル
、２相−マークおよび２相−ス＆のような２相打号があ
る。符号器３乙で符号化するためにミラー符号を使用す
るもう７つの利点は、それが与えられたビット速度で比
較的低い帯域幅を要求する点である。

符号器３乙により符号化された信号は、遠隔受信機に送
信されたり、記録されたり、その両方が共に行−なわれ
る。ディジタル・データ伝送の場合、周波数偏位キーイ
ング、位相変調などのような角度変調方式が使用されて
いる。第３Ａ図では、符号器３乙の出力はスイッチ３Ｋ
を通して送信機ψに接続され、さらに伝送ラインｔ２に
よシ遠隔受信機に伝送されるのが図示されている。スイ
ッチ３♂が破線で示される他の位置に置かれると、符号
器３乙の出力は符号化された信号を記録する記録部グｔ
に供給される。

ラインｌｌ−，２により送られた信号は第３Ｂ図に示さ
れる受信機≠乙で受信され、ここでそれらの信号は送信
機４ＬＯから符号化された信号を回復するため復調され
る。符号化されたディジタル信号を含む受信機≠乙の出
力は、スイッチ弘すを通して符号解読器ｊＯに供給され
て、符号化された信号を符号解読するとともに、符号解
読器からの出力ビットと同期されるビット・クロック信
号を発生させる。

記録部弘弘で記録されたような符号化されたディジタル
信号は、符号解読およびその後の処理のために符号解読
器ｊＯに供給される。スイッチｑが破線の位置に置かれ
ると、信号は再生部Ｓ２から符号解読器ｊＯに供給され
る。上記のとおり、自己ビット・クロック符号は信号む
符号化する際に使用されるので、ビット・クロック記録
用の特別゛なチャンネルは要求されない。さらに、語ク
ロック信号は符号解読器ｊＯからのビット・クロック出
力および信号が供給される・やリティ・ビット・ロック
オン回路／２によって発生されるので、語クロツク記録
用のチャンネルは要求されない。

第３Ｂ図において、ノ母すティ・ビット・ロックオン回
路／２からの出力は・やリティ・ビットを持つ実際のサ
ングル信号ｆＸまたは・１リテイ・ピットが取シ去られ
たサンプル信号、回路がそれに供給される語ストリーム
のパリティ・ビットにロックオンされると否とにかかわ
らず信号するロックオン信号、および回路がパリティ・
ビットにロックオンされるとき必ず生じる語クロック・
パルスを含む。パリティ・ビット・ロックオン回路／２
からの出力に応動するディジタル・アナログ変換器ｔ≠
は信号サンプルｆｎをアナログの形に変え、変換器ｊ≠
からのアナログ出力は任意な所望の利用が可能である。

いま、ハリティ・ロックオン回路／２の詳細が示されて
いる第≠図について説明する。おのおのがデータ・ビッ
トおよびパリティ・ビットによって構成される等しい長
さの語から成る直列ビット・ストリームは、ラインタ乙
によりノぐリテイ・ビット・ロックオン回路に供給され
る。ラインｊｇにおけるビット・クロックの信号入力は
回路のタイミングを与える。パリティ・ビット・ロック
オン回路からの出力には、ライン乙Ｏにおけるデータ回 と、弁路がラインｌ’のロックオン信号によって示され
るような・ぞリテイ・ビットにロックオンされるとき必
ずライン乙Ｏのデータ出力のパリテ（・ビットと同期さ
れるライン６）の語クロック信号とが含まれる。これら
の出力は利用回路ｌ６に供給されるのが図示されている
。

ラインｊ乙のノ七すティ・ビットを持つデータ・ビット
の語ストリームは、７語の長さまたは複数語の長さの容
量を持つ第１シフト・レジスタ装置７０の直列入力に供
給される。７０個のデータ・ビットと７個のノクリテイ
とを持つ語から成る語ストリーム（第２図）が使用され
る説明のだめの配列において、／／ビットの整数倍の容
量を持つシフト・レジスタ装置７θが使用され、また第
≠図では／／ビット容量のシフト・レジスタ装置７０が
図示されている。シフト・レジスタからの直列出力は、
・ぐリティ・ビット・ロックオン回路／２の出カライン
乙Ｏに接続されている。説明−のだめの配列では、ビッ
ト・ストリーム２０は簡単にクロック入力ラインｊｇの
ビット・クロック・ノ♀ルス２２の制御の下でシフト・
レゾスタフ０により移動される。

シフト・レジスタ装置７０の並列出力ライン７２は、レ
ジスタに含まれる／／ビットのノ４’リテイを検査する
ノ母すティ検査装置７弘の並列入力に接続されている。

使用される・セリティ方式、すなわち偶数または奇数パ
リティ方式によシ、偶数あるいは奇数ハリティ検査装置
７≠のいずれかが使用される。ビット・ストリームがレ
ジスタ７０に移動されるにつれて、パリティは各ビット
間隔で検査され、また・やりティ検査の結果次第で、ノ
臂すテイ「正」または・ヤリティ「誤」の信号がそれぞ
れ／ビットまたはθビットを含むパリティ検査器の出力
ライン７乙に作られる。

パリティ検査器７≠の出力は、ライ／７乙を介してＡＮ
Ｄダートを含む図示の論理ダート７ｇの７つの入力に接
続されている。ラインｇＯのＡＮＤ　ｒ−ト出力は第２
シフト・レジスタ装置ｒ２の直列入力に接続されている
が、前記レジスタからの直列ｉ力はラインｇ≠を介して
前記ＡＮＩＩ’−）７ｇの第２人力に接続されている。

第２シフト・レジスタｆ、２は、ここでは／／ビットで
あるレジスタ７０と同じ容量を持つレジスタである０シ
フトレジスタざ２は、−シフト・レジス避チＯと同じ速
度でビット・クロック・ｉ９ルス２２（第２図）によっ
てクロックされる。シフト・レジスタからの出力が／ビ
ットであるとき、パリティ検査器、がらの出力が／ビッ
トであるかＯビットであるかによシ、／ビットまたはＯ
ピッ、トのいずれかがレジスタｇ、２に送シ込まれる。

本説明において「／」ビットおよび）ＯＪ−ビツト必ず
しもそれぞれハイ信号ならびにロー信号によって表され
ないことをここに記す。すなわち、「／」および「ｏ」
信号はハイまたはロー信号によって表すこともできる。

第弘図の発明を示すブロック図を理解するため、２進数
字を表す７つの規約が使用されることは要求されない。

（以下余白） シフト・レジスタ装置ざ２からの並列出力ｇ乙は、第１
および第２論理ダート装置ＩＩならびにｇりにそれぞれ
接続されている。論理グートドｇからの出力ライン６ノ
は、入力ラインｇｔ−ｉないしｇ乙−ＩＯが「Ｏ」であ
シかつラインｇ乙−／／が「／」であるとき、「／」で
ある。入力の他の任意な組合せでは、論理ダートざｇの
出力は「０」である。論理ダート５？０からの出カライ
ンタ≠は、すべての入力ラインざ乙−／ないしｒ乙−／
／が「０」であるとき、「／」である。任意な他の入力
の組合せでは、すなわち任意な７つ以上の入力ラインが
「／」である場合は論理グートタＯからの出力は「Ｏ」
である。

パリティ・ビット・ロックオン回路／２がそれに供給さ
れる語ビット・ストリームにあるｉ！リティーピットに
ロックオンするとき、ノぐリティ・ビットと同期される
語クロックｅノ母ルスは論理ダートざｇからの出カライ
ン乙２に供給される。語クロック・パルスはフリップ・
フロップタ乙のリセット端子に供給されて、もしそのフ
リップ・フロツノがセット状態にあるならば、それをリ
セットする。リセットされると、Ｑ出力は、ライン乙グ
によシ利用回路乙乙に接続されて、回路／２がパリティ
・ビットにロックオンされていることを合図する真レベ
ルに進む。シフト・レジスタ装置に含まれる／／ビット
が全部「ｏ」であるときを検出する論理ゲートＬ？ｏか
らの出力は、シフト・レジスタｇ２のロード大刀端子に
接続されて、全部゛　／ピットと同じものをロードする
。

ノ母すティ・ビット・ロックオン回路７．２の作動は、
第５図の波形を見ると最も良く理解されると思う。波形
のビットは任意なビット群／〜７に分けられ、各群は７
番から／／番ｊでの７７個のビットから成るのが図示さ
れている。データーパルス列の６語は７０個のデータ・
ビットと７個のパリティ−ビットから成っているので、
各群７７個のビットの中の７０個のビットは釡−タ・ビ
ットを含み、７個のビットは回路がロックするノソリテ
ィービットを含むことは知られている。パリティのロッ
クオンが達成されるまで、群の中のどのピッｔ’　７５
Ｅパリティ−ビットであるかは分からない。

シフト・レジスタｇ２が全部「／」のビットをロード−
されるものと想定される。したがって、ビットがレジス
タ１２を通してクロックされるにつれて、レジスタから
ラインｇＩＩ−を経てＡＮＤダート７ｇに至る直列出力
は少なくとも最初の／／ビットでは／ビットとなるであ
ろう。ＡＮＤダートに至るラインｇｉｔの／ビットでは
、ラインど０のダート出力は、ｉＪ？リティ検査器９出
力も／ビット（ノヤリティ正）であるならば／ビットで
あシ、パリティ検査器の出力が０ビツト（パリティ誤）
であるならば０ビ、トである。第５図において、第７ビ
ット群の第１ビツトがデータ・シフトΦレジスタ７０に
送り込まれるとき、レジスタ内の／／ビットの・クリテ
ィ検査は「０」、す々わちパリティ誤、すなわちパリテ
ィ検査器７≠からの出力、すなわち波形Ａを生じる。結
果として、ＡＮＤダート７ｇからの出力で「０コであシ
、この出力はシフト・レジスタｇ２に移動される波形Ｃ
で示される。次の入力ビツトはデータ・レジスタ７０に
送シ込まれ、そこに含まれる／／ビットの・ぐリティは
再び検査され、そして波形Ａに見られるとおり、駒ダー
ト７ｇを通してレジスタ♂λに送り込まれる「０」のノ
Ｊ？リティ検査出力を作る。第１ビット群の第３ピツト
で２、・クリティ検査器の出力は／ビットすなわち正で
あり、「／」の信号はＡＮＤダート７ｇを通してレジス
タｇ２の入力に転送されるが、グー）７ｆは波形Ｂに見
られるとおシ、この時点でシフト・レジスタど２からの
「／」出力によって使用可能にされる。第５図の波形Ａ
に見られるとおシ、「Ｏ」のノクリティ検査出力は、デ
ータ・レジスタ７０の内容を検査するとき、ビット／。

２、≠、ｊおよび乙がレジスタに送り込まれるときに作
られ、また「／」（すなわち・母すティ正）のノぐリテ
ィ検査出力は、ビット３，７．♂、り。

ＩＯおよび／／がレジスタ７０に入力されるときに作ら
れる。いま第２ビット群の第１ヒツｒでは、シフト・レ
ジスタｇ、２から出力は「Ｏ」（波形Ｂ）であり、それ
によってＡＮＤダート７ｇの７つの入力はシフト・レジ
スタ１２に入力されるダートからめ「Ｏ」出力に対する
「Ｏ」である。この場合、・ぐリティ検査器７≠からの
出力にかかわらず、レジスタ、ｇ、２の直列出力におけ
る「０」はレジスタに入力される「０」を生じる。基本
的にそのとき、ノソリティが検査され、かつそのような
・ぐリティ検査の結果がレジスタｇ２に入力されるのは
、前の整数倍のビット群が・ヤリティ「正」出力を作っ
た場合にかぎられることが分かると思う。

第１群のビットのすべてがデータ・レジスタ７０に送り
込まれると、平均して、ノクリティはｉ４リティ検査の
半分について正を検査するであろう。

説明のための配列では、第１群の乙乙個のビット３、ン
、８’、９，１０および／／が入力されたとき正を検査
した。いま第２群のビットがデータ・レジスタ７０に送
り込まれるにつれて、／’Ｐリティは基本的に、ビット
３．７．ｇ、り、１０および／／の入力によってのみ検
査され、そのｚｅ　＋）ティは対応する第１群のビット
のハＩＪティ検査の際に正を検査した。これらの第２群
のビットの中のパリティ検査出力「０」は、ビット３，
１．りおよび／／がデータ・レジスタに入力されるとき
に作られ、ノ４リティ検査出力「Ｏ」はビット７および
１０が入力されるときにられる（波形Ａ参照）。

これらの「Ｏ」および「／」は、ＡＮＤダート７ｇを通
してシフ：ｅレジスタｇ２に入力される。すべての他の
ビットでは、レジスタｇ２からの出力は「Ｏ」であるの
で、「０」がレジスタｇ、２に再入力される。いま第３
群のビットがデータ・レジスタ７０に入力されていると
き、ノ臂すテイは基本的にビット７および１０が入力さ
れるときのみ検査される。波形Ａから、ノクリテイ・ビ
ット発生器の出力は第３群のビット７でＯであ如それに
よってシフト・レジスタに２に「Ｏ」が入力されること
が分かると思う。いま、シフト・レジスタｒノは７個の
「／」ビット、この場合はビット１０を含み、残りは「
Ｏ」ビットである。この「／」ビットがレジスタｇ２の
最終段′に送り込まれると、出力はパリティ・ビットと
同期される論理ゲートＩＩから得られる波形りである。

論理ダートｒｇからの出力はフリップ・フロツプタ乙を
リセットしく゛波形Ｆ）パリティ・ビット・ロックオン
が達成されていることを示す。パリティ検査出力が正で
あり−、すなわちシフト・レジスタど２に含まれる７個
の「／」が最終レジスタ段に置かれるときニ／テするか
ぎり、シフト・レジスタと２に「／」が再挿入される。

・ぐリティ検査は／／ビットごとに生じ、その時点で論
理ゲートｌｌはノソリテイが正である場合に「／」の出
力を作る。

ロックオン後に、・クリテイが検査しない場合、すなわ
ち・ぐリティ・ビットが検査されるときにノ４リティ発
生器の出力が「０」である場合、ＡＪ′ＩＪＤダート７
どの出力は「Ｏ」であり、その「０」はシフ）−レジス
タｇ、２に入力される。いま、シフト魯レジスタｆ、２
のすべての段は「Ｏ」ビットをロードされ、それによシ
「／」出力は論理ダートタＯによって作られる（波形Ｅ
）。上記のとお°シ、この出方はフリップ・プロップタ
乙をセットしく波形Ｆ）、回路／２がもはや・やリテイ
・ビットにロックオンされないことを示す。論理グート
タＯからの出力もシフト・レジスタｇ２にロード信号と
して供給され、レジスタに全部の「／」をロードする。

シフト・レジスタｇ２にただ７個の「／」ビットが含ま
れてその時点で「／］一ビツトレジスタの最終段に達す
るごとに語クロックが論理ゲートトドの出力に作られる
まで、作動は上述のように継続する。

パリティ０ビツト０ロツクオンの確率の統計分析は、ロ
ックオンが失われ、かつシフト・レジスタ♂２が全部の
「／」をロードされてから初めて得られるであろう。こ
のロックオン手順の際、最初のＭビットはノ４リティを
検査される（（Ｍ−／）ピッ）Ａ／Ｄ変換を想定）。ビ
ットが正・母すティ会ビットでないときの正しい検査の
確率はＯｌｊである。第１組にある対応するビットが正
を検査した場合のみノＪ？　ＩＪティはＭビットの次の
組で検査される（例えば第１組において第１、第ｊおよ
び第６ビツトのみが正を検査した場合、第１、第！およ
び第ｔビットが第２組で検査される）。この手順は、７
組にある唯一のビットが検査を要求するまで、すなわち
唯一の「スロ、ット」がすべての組で正を検査するまで
、Ｍビットの連続組で続行される。スロットは正・ぐリ
ティ・ビットを含むものと考えられる。

非ノぐリティ・ビット壷スロットにおけるパリティ検査
Ｎの確率はａ−Ｎであシ、このようなスロットがＮ回の
試み後に正しく分類された、非パリテイである確率はＣ
Ｉ−，２−Ｎ）である。すべてのＭ−７個の非・ｆ　Ｉ
Ｊティ・スロットがＮ回の試み後に正しく分類される確
率は（／２−Ｎ）Ｍ−１である。

したがって、７個以上の非・ぐリティ・スロットがＮ回
の試み後に誤まって分類される確率Ｐ、は次の式で表さ
れる： ｐ１＝／−（／−ｊ　　）　　　　　　　　（１）これ
はＮのあとでロックオンが生じない確率である。第１表
はＭ＝／／およびＮのいろいろな値に関するＰｌを示す
。

正確にＮ回の試みでのロックオンの確率は、（Ｎ−／）
回の試み後にある非／ＩＰリティ・スロットが誤って分
類された確率と、Ｎ回の試み後にすべてが正しく分類さ
れた確率との積で６Ｄ、すなわちＮ２２の場合、 Ｐ（へ）＝：　（／　　（／　−，２−Ｎ＋１）Ｍ−１
）　（７，２−Ｎ）Ｍ−１Ｎ＝／の場合、 ｐ＠＝　、２−Ｎ＋１（２） 第１表 Ｎ回の試み後のロックアツプの確率（Ｍ＝／／）７　　
　　　　　　　　　　　０．９タタ、２　　　　　　　
　０．９≠≠ ３　　　　　　　　　０．７３≠ ＋ｔ　　　　　　　　　ｏ、≠７６ Ｊ−０，２７２ 乙　　　　　　　　　　　　　　０．／を乙７　　　　
　　　　０．０７３； １　　　　　　　　０．０３ｇ タ　　　　　　　　　　　　　　　　　　　　０．Ｏ／
りｉｏ　　　　　　　　　　　　　　　　　　　　ｏ、
ｏｉ。

／／　　　　　　　　　　０．００３ ／２　　　　　　　　０．００２ 第２表はＮの異なる値およびＭ＝／／の場合のＰ（財）
を与える。

Ｎの予想値、Ｅ（へ）は下記によシ与えられる：第２表 第Ｎ番目の試み（Ｍ＝／／）のロックアツプの確率２　
　　　　　　０．００．０／ ３　　　　　　　　　ｏ、ｏｓコタ Ｉｌｏ、ｏり３１！ｉ′ ３　　　　　　　　０、．２１１−９≠乙　　　　　　
　　　　　　　　　０．／りｇ。

７　　　　　　　０、／、２４を乙 ざ　　　　　　　　　　０．０乙り３ タ　　　　　　　　　　　　　　０．０３７３ｔｏ　　
　　　　　　ｏ、ｏｉｇｇ ／／　　　　　　　　　　０．００タタ／２　　　　　
　　　０．００ｊ０ 量Ｅ（へ）はＭ＝／／について数値で評価され、ｊ、４
１３に等しい。

特許法の要求にしたがって本発明の詳細な説明されたの
で、いろいろな変更および変形が当業者の心に浮ぶと思
、う。例えば、シフト・レノスタフ０に送り込まれるデ
ータは、そこから、図示のとおシ、直列ではなく並列に
読み出される。所望ならば、パリティｅビットは、レジ
スタ７ｏの最終段ではなく最初の１０段からの出力に接
続するだけで、データ・ビットから除去される。また、
認められると思９が、わずかな変形によって、・クリテ
ィ・ビットがデータΦビットの前ではなくデータ・ビッ
トの中のどこにでも、あるいはデータ・ビットの後のど
こにでも置かれるビット・ストリームを持つパリティ・
ビット・ロックオン回路の作動が得られる。上記および
他のかかる変更ならびに変形は特許請求の範囲に定めら
れるような本発明の主旨および範囲内に入るものとする
。

【図面の簡単な説明】

第１図は本発明を使用するディジタル・データ伝送°装
置を示す簡潔化されたブロック図、第２図はデータ用の
ビットおよび語クロック・パルスと共に第一／図に含ま
れるノクリティ・ビット発生器からのデータの書式を示
すグラフ表示、第３Ａ図および第３Ｂ図は共に本発明を
具体化するディノタル送受信装置のブロック図で、うち
第３Ａ図は送信機、第３Ｂ図は受信機部のブロック図、
第を図は本発明を具体化しかつ第１図および第３Ａ図な
らびに第３Ｂ図に示される装置に用いられる新しいノぐ
リティ拳ピットーロックオン回路のブｐ２り図、第５図
は第≠図に示されたパリティ・ビット・ロックオン回路
の作動説明に用いるためその回路のいろいろな場所に現
れる信号を示す図である。 １０・・・パリティ・ビット発生器；／、２・・りやリ
ティ・ビット・ロックオン回路；ｔＯ・・・送信機；≠
乙・・・受信機：３乙・・・符号器；ｊＯ・・・符号解
読器：　４’　？・・・記録部；Ｊ−、？・・・再生部
代理人の氏名　　川原１）−穂

Claims (1)

1. 【特許請求の範囲】 （１）　　直列ビット・ストリームの伝送、記録および
   再生などに用、いる電気装置において、各語が７個のパ
   リティ・ビットを含む等しい長さの語から成る直列ビッ
   ト・ストリームを発生させる装置と、 供給される等しい長さの語から成る直列ビット・ストリ
   ームに含まれるノぐリティ・ビットにロックオンするパ
   リティ・ビット・ロックオン装置と、直列ビット・スト
   リームを前記発生装置からそこに含１れるパリティ・ビ
   ットにロックオンする前記／ＩＰリティ・ビット・ロッ
   クオン装置に転送する装置と、 の組合せを有することを特徴とする前記電気装置。 （２）前記転送装置が 自己ビット・クロック符号を用いて前記発生装置からの
   ビット・ストリームを符号化する符号装置であって、符
   号化されたビット・ストリーム出力を持つ前記符号装置
   と、 前記符号装置からの符号化されたビット・ストリームを
   解読して発生装置からのビット・ストリームを再生する
   とともに再′生されたビット・ストリームを前記・パリ
   ティ・ビット・ロックオン装置にクロックするためのビ
   ット・クロック・ノぐルスを発生させる符号解読装置と
   、 を有することを特徴とする前記第（１）項記載による電
   気装置。 （３）前記転送装置が前記符号装置のビット・ストリー
   ム出力によシ変調される送信機と、前記送信機からの出
   力に応動して送信信号を復調する受信機であって、受信
   機の出力は前記符号装置に供給される前記受信機と、 をさらに有することを特徴と′する前記第（２）項記載
   による電気装置。 （４）前記転送装置が前記符号装置からのビット・スト
   リーム出力を記録する記録装置と、記録されたビット・
   ストリームを前記符号解読装置に再生する再生装置と、 をさらに有することを特徴とする前記第（２）項記載に
   よる電気装置。 （５）　　前記・やリティ・ビット・ロックオン装置が
   それに転送された直列ピット・ストリームにある・ぐリ
   ティ・ピッ、トにロックオンしたときパリティ・ビット
   と同期した語クロック・・やルスを作る装置を有するこ
   とを特徴とする前記第（１）項記載による電気装置。 （６）　　前記１？リテイ・ビット・ロックオン装置が
   それに転送された直列ビット・ストリームの一部を／ピ
   ットおきに反復検査する装置を有することを特徴とする
   前記第（５）項記載による電気装置。 （７）　　直列ビット・ストリームの一部を反復検査す
   る前記装置がビット・ストリームの語長部分を／ピット
   おきに反復／４’リテイ検査するパリティ検査装置を有
   することを特徴とする前記第（６）項記載による電気装
   置。 （８）　　前記□”）ティ・ピッド・ロックオン装置が
   ビット・ストリームの語長部分のノやリティを／ビット
   おきに反復検査する・クリティ検査装置を有することを
   特徴とする前記第（１）項記載による電気装置。 （９）−前記・ぐリティ・ビット・ロックオン装置が前
   記直列ビット・ストリームにあるパリティ・ビットにロ
   ックオンしたとき語クロックを作る装置を有することを
   特徴とする前記第（８）項記載による電気装置。 Ｑ（Ｉ　　前記”リティ・ビット・ロックオン装置が直
   列ビット・ストリームにある・ぐリティ・ビットにロッ
   クオンされるとき７つのレベルとな９かつ・ｅリティ・
   ビット・ロックオンが失われるときもう７つのレベルと
   なるパリティ・ビット・ロックオン信号を作る装置を有
   することを特徴とする前記第（９）項記載による電気装
   置。 （Ｉｌｌ　　開始−停止ビット、フレーミング文字すな
   わち同期文字などを必要とせずに、ディジタル・データ
   を第１位置から第２位置まで転送する方法であって、　
   　　□ 各語が）臂すティ・ビットを含む、第２位置に転送すべ
   き等しい長さの語から成る直列ビット・ストリームを第
   １位置に発生させる段階と、第１位置に発生された直列
   ビット・ストリームを第２位置に転送する段階と、 前記第２位置で、そこに転送された直列ビット・ストリ
   ームの語、長群を／ビットおきに反復検査するとともに
   、前記検査に応じてストリームにあるパリティ・ビット
   にロックオンする段階と、を有することを特徴とする前
   記転送方法。 ａ２　　ストリームにあるパリティ・ビットにロックオ
   ンしたときビット・ストリームにある／’Ｐリティ・ビ
   ットと同期して語クロック・パルスを発生させる段階を
   有することを特徴とする前記第００項記載による方法。 ０３　　ロックオンが達成されるとき７つのレベルであ
   り、ロックオンが失われるときもう１つのレベルである
   ロックオン信号を発生させる段階を有することを特徴と
   する前記第０３項記載による方法。 αａ　前記第２位置に転送される符号化された直列ビッ
   ト・ストリームを作るために、自己ビット・クロック符
   号を用いて前記第１位置に発生された直列ビット・スト
   −リームを符号化する段階と、発生された直列ビット・
   ストリームを再生しかつ前記−再生された直列ビット・
   ストリームをクロックするビット・クロック・・母ルス
   を発生させるため、第２位置に転送された符号化された
   直列ビット・ストリームを符号解読する段階と、を有す
   ることを特徴とする前記第（１１）項艷載によるディジ
   タル・データを転送する方法。 ０９　　各語がパリティ・ビットを含む、等しい長さの
   語から成る直列ビット・ストリームを発生させる装置と
   、 前記発生装置からの直列ビ１ット・ストリームに応動し
   て、前記ビット・ストリームに含まれるＩ？リティ・ビ
   ットにロックオンするとともに、パリティ・ビットにロ
   ックオンしたときノ臂すティ・ビットと同期される語ク
   ロック・ノクルスを発生させル／＃　ＩＪティ・ビット
   ・ロックオン装置と、の組合せを有する°ことを特徴と
   するディジタル・データ装置。 ａｌ１９　　前記／４’リティ・ビット・ロックオン装
   置がパリティ・ビットにロックオンされるとき７つのレ
   ベルであり、ロックオンが失われるときもう７つのレベ
   ルであるロックオン信号を発生させる装置を有すること
   を特徴とする前記第０９項記載によるディジタル・デー
   タ装置。 αη　前記ビット・ス）　ＩＪ−ムの各語が複数個のデ
   ータ・ビットと７個のノぐリティ・ビットとから成るこ
   とを特徴とする前記第０９項記載によるディジタル・デ
   ータ装置。 Ｏｇｊ　　各語がＡ’　ＩＪティ・ビットを含む、等し
   い長さの語から成る直列ビット・ストリームに含まれる
   パリティ・ビットにロックオンするのに用いるパリティ
   ・ビット・ロックオン装置であって、ビット・ストリー
   ムのビットの語長群を／ビ。 トおきにパリティ検査する装置と、 前記ノクリティ検査装置に応動して、ビット・ストリー
   ムにあるノぐリティ・ビットにロックオンするとともに
   パリティ・ビット・ロックオンの際にパリティ・ビット
   と同期して語クロック・ノぐルスを発生させる装置と、 を鳴することを特徴とする前記パリティ・ビット・ロッ
   クオン装置。 ０９　　前記・クリティ検査装置に応動する前記装置が
   少なくとも／語長の大きさでかつ直列入力と、直列出力
   と、並列出力とを持つシフト・レジスタ装置と、前記シ
   フト・レジスタ装置の直列出力の制御を受けて、シフト
   ・レジスタ装置からの直列出力が／ビットであるときシ
   フト・レジスタの直列入力に前記・ｅリティ検査装置か
   らの出力を送り込むとともにシフト・レジスタ装置から
   の直列出力がＯビットであるときその直列入力にθビッ
   トを送り込む装置と、 を有することを特徴とする前記第Ｈ項記載によるノクリ
   ティ・ビット・ロックオン装置。 ■　前記シフト・レジスタ装置からの並列出力に応動し
   て、前記シフト・レジスタ装置の与えられた段が／ビッ
   トを含むがその別の段はＯピットを含むときのみ「／」
   の出力を作る第１装置であって、その出力は直列ビット
   ・ストリームにあるノソリティ・ビットと同期される前
   記第１装置を有することを特徴とする前記第０９項記載
   による・やリティ・ビット・ロックオン装置。 （ハ）　前記シフト・レジスタ装置からの並列出力に応
   動して、前記シフト・レジスタ装置のすべての段がθビ
   ットを含むときのみ「／」の出力を作る第２装置と、 前記第２装置により作られた「／」の出力に応じて／ピ
   ットを前記シフト・レジスタ装置のすべての段にロード
   する装置と、 を有することを特徴とする前記第（イ）項記載によるノ
   母すティ・ビット・ロックオン装置。 （イ）前記第１および第２装置の中の７つの装置からの
   「／」の出力に応じてセットされかつそのもう７つの装
   置からの「／」の出力によってリセットされるフリップ
   ・フロップであって、装置がノ母すティ・ビットにロッ
   クオンされるとき第１状態になりかつ装置がノ母すティ
   ・ビットにロックオンされないとき第２状態になる前記
   フリップ・フロップを有することを特徴とする前記第０
   ９項記載によるパリティ・ビット・ロックオン装置。 （２）　ビット・クロック・・ぞルスの制御を受けて直
   列ビット・ストリームが送り込まれる少なくとも／語長
   の大きさのシフト・レジスタ装置であって、各ビットが
   前記シフト・レジスタ装置に送り込まれるにつれて前記
   シフト・レジスタ装置に含まれるビットの語長群を・ぐ
   リティ検査する前記・臂すティ検査装置に接続される並
   列出力を持つ前記シフト・レジスタ装置を有することを
   特徴とする前記第０８）項記載による／４’リティ・ビ
   ット・ロックオン装置。 （ハ）・ぞリティ・ビット・ストリームの各語がデータ
   ・ビットと・ぐリティ・ビットとから成ることを特徴と
   する前記第０９項記載によるパリティ・ビット・ロック
   オン装置。 （ハ）各語がハリティ・ビットを含む、等しい長さの語
   から成る直列ビット・ストリームに含まれるノ母すティ
   ・ビットにロックオンするのに用いるノ母すティ・ビッ
   ト・ロックオン装置であって、少なくとも／語長の大き
   さを持ちかつ直列入力および並列出力を含む第１シフト
   ・レジスタ装置と、 前記第１シフト・レジスタ装置に直列ビット・ストリー
   ムを送り込む装置と、 前記第１シフト・レジスタ装置の並列出力に応動して、
   各ピッ、トが前記第１シフト・レジスタ装置に送り込ま
   れるにつれてビットの語長群を検査するパリティ検査装
   置と、 少なくとも／語長の大きさでかつ直列入力と、直列出力
   と、並列出力とを含む第２シフト・レジスタ装置と、 第１および第２の入力ならびに１つの出力を持つ論理ダ
   ートと、 前記・クリティ検査装置からの出力および前記第コシフ
   ト・レジスタ装置の直列出力を前記論理ダートの前記第
   １ならびに第２入力に接続する装置と、 前記論理ダートからの出力を前記第２シフト・レジスタ
   装置の直列入力に接続する装置と、前記第２シフト・レ
   ジスタ装置からの並列出力に応動して１つの選択された
   並列出力における／ピットおよび他の並列出力における
   θビットの同時存在により出力を作る第１ゲート装置で
   あって１、その出゛力が前記第１シフト・レジスタ装置
   の選択ト された段でビット・ス別−ムにあるパリティ・ビットの
   存在と同期して作られる前記第１ダート装置と、 を有することを特徴とする前記パリティ・ビット・ロッ
   クオン装置。 （ハ）　前記第２シフト・し・ゾスタ装置からの並列出
   力に応動して、すべての並列出力におけるＯピットの同
   時存在により出力を作る第２’ｌ”−）装置と、 前記第２’ｌ’−ト装置からの出力に応動して第２シフ
   ト・レジスタ装置に／ビットをロードする装置と、 を有することを特徴とする前記第（ハ）項記載によるパ
   リティ・ビット・ロックオン装置。 （ロ）６語がパリティ・ビットを含む、等しい長さの語
   から成る直列ビット・ストリームに含まれるノリティ・
   ビットにロックオンする方法でありて、 少なくとも／語長の大きさである第１シフト・レジスタ
   の直列入力に直列ビット・ス）り　−４をクロックする
   段階と、 ・母すティが検査するときおよび検査しないときにそれ
   ぞれ／ぐリティ正ならびに・ぐリティ誤の信号を得るよ
   うに、前記第１シフト・レジスタ装置に含まれるビット
   の語長群の／ＩＰリティを／ビットおきに検査する段階
   と、 第２シフト・レジスタの選択された段階がパリティ正の
   信号を含むときは必ず少なくとも／語長の大きさである
   第２シフト・レジスタの直列入力に・ぐリティ信号を供
   給し、さもなければノヤリティ検査の結果にかかわらず
   第２シフト・レジスタにＡリティ誤９信号を供給する段
   階と、 第２シフト・レジスタの隣接段の語長群が７つの与えら
   れた段を除くすべての段にパリティ誤の信号を含むとき
   語クロック・ノクルスを作る段階と、を有することを特
   徴とする前記・母すティ・ビットにロックオンする方法
   。 （ハ）隣接段の語長群のすべての段がノ！リティ誤の信
   号を含むとき必ず、前記第２シフト・レジスタのす・べ
   ての段にパリティ正の信号をロードする段階を有するこ
   とを特徴とする前記第（財）項記載によるパリティ・ビ
   ットにロックオンする方法。 翰　６語がノｌ？　Ｉ）ティ・ビットを含む、等しい長
   さの語から成る直列ビット・ストリームのノそリティ・
   ビットにロックオンする方法であって、／４’リティが
   検査するときおよび検査しないときにそれぞれ・ぐリテ
   ィ正ならびにパリティ誤の信号を作るために、直列ビッ
   ト・ストリームのビットの語長群をビット間隔ごとにノ
   クリティ検査する段階と、 前の整数倍の語長群のパリティ検査がＡ’　リティ正の
   信号を作るかぎυビットの各語長群のパリティ検査の結
   果を記憶する段階であって、前の整数倍の語長群の・ク
   リティ検査がパリティ誤の信号を作ったとき必ず中断さ
   れる前記パリティ検査の結果を記憶する段階と、 記憶されたｉ！　＋７テイ検査の結果がビットの唯一の
   倍語長群について正であるとき、・ヤリティがかかる各
   群について正を検査するとき語クロック・・ぐルスを作
   る段階と、 を有することを特徴と、する前記パリティ・ビットにロ
   ックオンする方法。 （ト）　ビットの７つの残りの整数倍群の・ｅ　ＩＪテ
   ィ検査がパリティ誤の信号を生じるとき必ず／’Ｐ　Ｉ
   Ｊティ・ロックオン信号の損失を作る段階と、クレーム
   の段階を繰り返す段階と、 を有することを特徴とする前記第四項記載による／ＩＰ
   リティ・ビットにロックオンする方法。 （以下余白）