JPS5864844A - 同期検出方式 - Google Patents
同期検出方式Info
- Publication number
- JPS5864844A JPS5864844A JP56164498A JP16449881A JPS5864844A JP S5864844 A JPS5864844 A JP S5864844A JP 56164498 A JP56164498 A JP 56164498A JP 16449881 A JP16449881 A JP 16449881A JP S5864844 A JPS5864844 A JP S5864844A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- input
- parity
- words
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は同期検出方式に係り、入力ブロック信号に同期
信号ワードが存在しなくとも、パリティワードの付加さ
れた入力ブロック信号だけからパリティチェックを利用
して入力ブロック信号の区切りを検出し得る同期検出方
式を提供することを目的とする。
信号ワードが存在しなくとも、パリティワードの付加さ
れた入力ブロック信号だけからパリティチェックを利用
して入力ブロック信号の区切りを検出し得る同期検出方
式を提供することを目的とする。
アナログ情報信号をパルス符号変調（ＰＯＭ）等のディ
ジタル変調をして得たディジタル信号は、情報信号に１
するデータとして各種伝送路を伝送されるに際し、デー
タの区切りをつけるための同期信号ワードと伝送途中で
のエラーを検出、訂正するためのパリティワードとが夫
々付加され、たとえば第１図に示す如き構成とされる。
ジタル変調をして得たディジタル信号は、情報信号に１
するデータとして各種伝送路を伝送されるに際し、デー
タの区切りをつけるための同期信号ワードと伝送途中で
のエラーを検出、訂正するためのパリティワードとが夫
々付加され、たとえば第１図に示す如き構成とされる。
同図において同期信号ワード１はビットｓ１〜Ｓｎのｎ
（ｎは正整数）ビットで構成され、これとｎビット構成
の第１のデータのデータワード２ （ａ、 、ｋ ”＋
”ａ、ｋ ）（ｋは正整数）＃第２のデータのデータ
ワード３（ｂｌ、に−ｂ、、、ｋ ）及びパリティワー
ド３”１．に−ｐＴｈ、ｋ ）とよりなる１ブロツクの
信号が時系列的に合成されて順次伝送される。従来はか
かる構成のブロック信号を受信側でもとのアナログ情報
信号に復元するために、まず受信したブロックの区切り
を同期信号ワードｌにより判断する。このため、ブロッ
ク中には同期信号ワード１は不可欠であり、伝送レート
を下げる上で制限となっていた。
（ｎは正整数）ビットで構成され、これとｎビット構成
の第１のデータのデータワード２ （ａ、 、ｋ ”＋
”ａ、ｋ ）（ｋは正整数）＃第２のデータのデータ
ワード３（ｂｌ、に−ｂ、、、ｋ ）及びパリティワー
ド３”１．に−ｐＴｈ、ｋ ）とよりなる１ブロツクの
信号が時系列的に合成されて順次伝送される。従来はか
かる構成のブロック信号を受信側でもとのアナログ情報
信号に復元するために、まず受信したブロックの区切り
を同期信号ワードｌにより判断する。このため、ブロッ
ク中には同期信号ワード１は不可欠であり、伝送レート
を下げる上で制限となっていた。
本発明は上記欠点を除去したものであり、第２図以下と
共化その各実施例を説明する。
共化その各実施例を説明する。
第２図は本発明になる同期検出方式により検出されるべ
きデータブロックの構成を示す。同図中、２は第１のデ
ータのデータワードでビット１３．に〜１、、にのｎビ
ットで構成され、第２のデータのデータワード３も同様
にビットｂ１１”＝ ｂｌ、にで構成され、またパリテ
ィビット４はビットｐｌ、ｋ ＝ ｐ＋、により成りこ
の各ビットは第１及び第２のデータのデータワード２．
３の各ビットより次式を用いて求められる。
きデータブロックの構成を示す。同図中、２は第１のデ
ータのデータワードでビット１３．に〜１、、にのｎビ
ットで構成され、第２のデータのデータワード３も同様
にビットｂ１１”＝ ｂｌ、にで構成され、またパリテ
ィビット４はビットｐｌ、ｋ ＝ ｐ＋、により成りこ
の各ビットは第１及び第２のデータのデータワード２．
３の各ビットより次式を用いて求められる。
ｐｍ、ｋ ＝ ａ、、ｙ ＠ ｂ、に＝、、、、、、、
（１１ここでｍは正整数、１≦ｍ≦ｎであり１Φはモ
ジュロ−２の加算を示す。
（１１ここでｍは正整数、１≦ｍ≦ｎであり１Φはモ
ジュロ−２の加算を示す。
すなわち、本発明方式により同期検出される入力信号の
各ブロックはデータワード２．３とパリティワード４と
よりなり、同期信号ワードは存在せず、このブロックが
ｎビット並列に伝送される。
各ブロックはデータワード２．３とパリティワード４と
よりなり、同期信号ワードは存在せず、このブロックが
ｎビット並列に伝送される。
同期信号ワードがないと入力ブロック信号の区切りが受
信側ではわからない。しかし、ブロック信号が何ワード
で構成され、パリティワード４を生成する式が何である
かは受信側で既知であるのが普通であり、入力ブロック
信号の区切りが正しければ入力ブロック信号を構成する
各列のモジュロ−２の加算結果は０となるはずである。
信側ではわからない。しかし、ブロック信号が何ワード
で構成され、パリティワード４を生成する式が何である
かは受信側で既知であるのが普通であり、入力ブロック
信号の区切りが正しければ入力ブロック信号を構成する
各列のモジュロ−２の加算結果は０となるはずである。
本発明は上記の点に鑑み同期信号ワードのない第２図に
示す入力ブロック信号の区切りを検出できるようにした
ものである。
示す入力ブロック信号の区切りを検出できるようにした
ものである。
第３図は本発明方式の原理を説明するためのブロック系
統図を示す。同図中、入力端子６には入力ブロック信号
中第１列のビット（ａｌ、いｂｌ、いｐｌ、に等）が入
来し桁７８〜７ｃよりなるシフトレジスタフに供給され
、入力端子８より供給されるクロックパルスにより第３
図の左から右方向ヘシフトされ、たとえば最右桁７ａに
第１のデータのデータワード３のビットａ 最左桁７
Ｃに第２１、ｋ １ のデータのビットｂＩ、に＋１が記憶された状態にある
。
統図を示す。同図中、入力端子６には入力ブロック信号
中第１列のビット（ａｌ、いｂｌ、いｐｌ、に等）が入
来し桁７８〜７ｃよりなるシフトレジスタフに供給され
、入力端子８より供給されるクロックパルスにより第３
図の左から右方向ヘシフトされ、たとえば最右桁７ａに
第１のデータのデータワード３のビットａ 最左桁７
Ｃに第２１、ｋ １ のデータのビットｂＩ、に＋１が記憶された状態にある
。
シフトレジスタ７の桁７ａは記憶内容をスイッチ回路８
の端子８ａｔ及びパリティ検査回路９に供給し、桁フｂ
は端子８ｇ雪、 ８ｂｔ 、パリティ検査回路９．１０
、桁７ｃは端子ｇａｓ 、 ８ｂｓ 、 ８ｃｓ 、パ
リティ検査回路９，１０，１１１桁７ｄは端子８ｂｓ８
ｃｍ 、パリティ検査回路１０，１１、桁７ｃは端子８
Ｃ３，パリティ検査回路１１ζこ夫々の記憶内容を供給
している・パリティ検査回路９，１０゜１１は夫々に供
給される３人力のモジュロ−２の加算を行ない、その加
算結果をラッチ回路１２のデータ入力端子Ｄ１． Ｄ、
、 Ｄ、に夫々供給する。
の端子８ａｔ及びパリティ検査回路９に供給し、桁フｂ
は端子８ｇ雪、 ８ｂｔ 、パリティ検査回路９．１０
、桁７ｃは端子ｇａｓ 、 ８ｂｓ 、 ８ｃｓ 、パ
リティ検査回路９，１０，１１１桁７ｄは端子８ｂｓ８
ｃｍ 、パリティ検査回路１０，１１、桁７ｃは端子８
Ｃ３，パリティ検査回路１１ζこ夫々の記憶内容を供給
している・パリティ検査回路９，１０゜１１は夫々に供
給される３人力のモジュロ−２の加算を行ない、その加
算結果をラッチ回路１２のデータ入力端子Ｄ１． Ｄ、
、 Ｄ、に夫々供給する。
また、入力端子８よりのクロックパルスはシフトレジス
タ７の他に分周回路１３に供給されている◎分周回路１
３は第４図（５）に示すクロックパルスの立上り部分を
検出して、これを計数し第４図（６）に示す如くその内
部状態を変化させ、第４図０に示すタイミングでラッチ
パルスを発生し、このラッチパルスをラッチ回路１２．
１４のクロック入力端子に供給する。ラッチ回路１２は
分周回路１３よりのラッチパルスが供給されたときデー
タ入力端子Ｄ１． Ｄ、 、 Ｄ、に夫々供給される信
号を分周回路１３より次のラッチパルスが入来するまで
保持して出力端子Ｑｔ −Ｑｚ −Ｑｓの夫々より信号
Ｘ１．Ｙ工、Ｚ□として選択信号発生回路１４の入力端
子１４ａ 、 １４ｂ 、 １４ｃに供給する。
タ７の他に分周回路１３に供給されている◎分周回路１
３は第４図（５）に示すクロックパルスの立上り部分を
検出して、これを計数し第４図（６）に示す如くその内
部状態を変化させ、第４図０に示すタイミングでラッチ
パルスを発生し、このラッチパルスをラッチ回路１２．
１４のクロック入力端子に供給する。ラッチ回路１２は
分周回路１３よりのラッチパルスが供給されたときデー
タ入力端子Ｄ１． Ｄ、 、 Ｄ、に夫々供給される信
号を分周回路１３より次のラッチパルスが入来するまで
保持して出力端子Ｑｔ −Ｑｚ −Ｑｓの夫々より信号
Ｘ１．Ｙ工、Ｚ□として選択信号発生回路１４の入力端
子１４ａ 、 １４ｂ 、 １４ｃに供給する。
ここで、第３図１こ示す如くシフトレジスタ７の桁７ａ
にデータワード２の第１列のビットａ１．ｋが記憶され
、桁７ｅにピッ” １．ｋｌが記憶された状態で分局回
路１３よりパルスが出力される場合Ｘ１＝ ａ、、に’
ｅ ｂｌ、にΦＩ）、、、 ・・・・−（２１ｙ、
＝ ｂ、、ｋｅ ｐ□、にΦａｔ、に＋１ −− （
３１Ｚ１ ” ＰＩ、にΦａ１．ｋｌ ” ｂｔ、に＋
１ ”’ （４）となる０ここで信号Ｘ３は（１）
式より０となり、以降分周回路１３よりラッチパルスが
発生されるときシフトレジスタ７は３ビツトシフトされ
て信号Ｘ８は常をこ０となる。また信号Ｙ□、Ｚ□は夫
々０となる場合もあるが常に０とはならない。選択信号
発生回路１４はこの信号ｘ、、ｙ□、ｚ８を供給されて
、この中より常に０である信号Ｘ、を検出しこれに対応
する制御信号を発生しスイッチ回路８に供給する。スイ
ッチ回路８はこの制御信号により端子８ａ１と８ｂ４．
端子８ｂｌと８ｂ４．端子８ｃ１と８ｃａとを夫々接続
するよう選択する。また、選択信号発生回路１４はＹ８
が常に０のときはスイッチ８が端子８ａｓ 、 ８ｂｓ
、 ８ｃｔを、またＺｌが常に０のときは端子８ａｓ
、 ８ｂｓ 、 ８ｃｓを夫々選択するような制御信
号を発生する。ラッチ回路１５の入力端子１５ｍ 、
１５ｂ 、 １５ｃには夫々端子８ａ４゜８ｂ４．８Ｃ
４よりの信号が供給されており、分局回路１３よりラッ
チパルスが供給されたとき端子１５ａ 。
にデータワード２の第１列のビットａ１．ｋが記憶され
、桁７ｅにピッ” １．ｋｌが記憶された状態で分局回
路１３よりパルスが出力される場合Ｘ１＝ ａ、、に’
ｅ ｂｌ、にΦＩ）、、、 ・・・・−（２１ｙ、
＝ ｂ、、ｋｅ ｐ□、にΦａｔ、に＋１ −− （
３１Ｚ１ ” ＰＩ、にΦａ１．ｋｌ ” ｂｔ、に＋
１ ”’ （４）となる０ここで信号Ｘ３は（１）
式より０となり、以降分周回路１３よりラッチパルスが
発生されるときシフトレジスタ７は３ビツトシフトされ
て信号Ｘ８は常をこ０となる。また信号Ｙ□、Ｚ□は夫
々０となる場合もあるが常に０とはならない。選択信号
発生回路１４はこの信号ｘ、、ｙ□、ｚ８を供給されて
、この中より常に０である信号Ｘ、を検出しこれに対応
する制御信号を発生しスイッチ回路８に供給する。スイ
ッチ回路８はこの制御信号により端子８ａ１と８ｂ４．
端子８ｂｌと８ｂ４．端子８ｃ１と８ｃａとを夫々接続
するよう選択する。また、選択信号発生回路１４はＹ８
が常に０のときはスイッチ８が端子８ａｓ 、 ８ｂｓ
、 ８ｃｔを、またＺｌが常に０のときは端子８ａｓ
、 ８ｂｓ 、 ８ｃｓを夫々選択するような制御信
号を発生する。ラッチ回路１５の入力端子１５ｍ 、
１５ｂ 、 １５ｃには夫々端子８ａ４゜８ｂ４．８Ｃ
４よりの信号が供給されており、分局回路１３よりラッ
チパルスが供給されたとき端子１５ａ 。
１５ｂ 、 １５ｃに夫々供給される信号を保持し、出
力端子１６．１７．１８の夫々より出力する。このため
出力端子１６からは常に第１のデータの第１行のピッ）
ａ、いａ３．い１’％ ”１．に＋！・・・が順に取
り出され、出力端子１７からは第２のデータの第１行の
ビットｂ１．に％ｂ、い、・・・、出力端子１８からは
パリティワードの第１行のビットｐｔ、ｈ％９１．に＋
１・・・が夫々取り出される。
力端子１６．１７．１８の夫々より出力する。このため
出力端子１６からは常に第１のデータの第１行のピッ）
ａ、いａ３．い１’％ ”１．に＋！・・・が順に取
り出され、出力端子１７からは第２のデータの第１行の
ビットｂ１．に％ｂ、い、・・・、出力端子１８からは
パリティワードの第１行のビットｐｔ、ｈ％９１．に＋
１・・・が夫々取り出される。
このように、パリティ検査回路９，１０．１１の検査結
果に応じてシフトレジスタ７の記憶内容を取り出す桁を
変えることにより入カブロック信号省区切りがついた信
号系列が出力端子１６゜１７．１８より取り出される。
果に応じてシフトレジスタ７の記憶内容を取り出す桁を
変えることにより入カブロック信号省区切りがついた信
号系列が出力端子１６゜１７．１８より取り出される。
第５図は本発明方式の第１実施例のブロック系統図を示
す。同図中、第３図と同一部分には同一符号を付し、そ
の説明を省略する。第５図中、入力端子６より入来した
入力ブロック信号の第１行は第３図示の回路と同じくシ
フトレジスタ７でシフトされ、各桁７３〜７ｅの記憶内
容はパリティ検査回路９，１０．１１でモジュロ−２の
加算を行なわれた後ラッチ回路１２を介して取り出され
、Ｍ号Ｘ、 ｔ Ｙ、 、 Ｚ１Ｇｉ夫＊ゲー）回路１
９，２０゜２１の入力端子に供給される。これと同時に
第２図示の入力ブロック信号の第２行〜第ｎ行が夫々入
力端子よりシフトレジスタ（第１行以外は図示せず）に
供給され、第１行と同様にパリティ検査回路（ｉｍＥ
ｎ行については９Ｎ 、 ＩＯＮ 、 ＩＩＮ）でモジ
ュロ−２の加算を行なわれ各行のラッチ回路（第０行に
ついては１２Ｎ）より次式で表わされる信号が取り出さ
れる。
す。同図中、第３図と同一部分には同一符号を付し、そ
の説明を省略する。第５図中、入力端子６より入来した
入力ブロック信号の第１行は第３図示の回路と同じくシ
フトレジスタ７でシフトされ、各桁７３〜７ｅの記憶内
容はパリティ検査回路９，１０．１１でモジュロ−２の
加算を行なわれた後ラッチ回路１２を介して取り出され
、Ｍ号Ｘ、 ｔ Ｙ、 、 Ｚ１Ｇｉ夫＊ゲー）回路１
９，２０゜２１の入力端子に供給される。これと同時に
第２図示の入力ブロック信号の第２行〜第ｎ行が夫々入
力端子よりシフトレジスタ（第１行以外は図示せず）に
供給され、第１行と同様にパリティ検査回路（ｉｍＥ
ｎ行については９Ｎ 、 ＩＯＮ 、 ＩＩＮ）でモジ
ュロ−２の加算を行なわれ各行のラッチ回路（第０行に
ついては１２Ｎ）より次式で表わされる信号が取り出さ
れる。
Ｘ１＝ａ１．に■ｂｔ 、ｈ ｅＰ＋ 、に−−・（２
１’Ｙｉ ” ｂｔ、ｈ ｅ ｐｌ、ｋｅ ａｌ、に、
、 、、、、、、、、、 （３１＃ＺＮ＝ ｐ、、、
＠ ＊、、、、 ＠ ｂｉ、に＋、 ・−＝−（４
３’ただし１は正整数でかつ１く凰≦ｎである〇これら
各行の信号Ｘ、 （Ｘ、〜ｘｎ）はゲート回路１９゜０
１号Ｙｌ （Ｙ、 〜Ｙ、） ｉｔ ’Ｆ’ ） 回
路２０ 、８号Ｚｌ （Ｚｌ〜Ｚｎ）はゲート回路２１
に供給される。ゲート回路１９，２０．２１は夫々に供
給される信号（Ｘ１〜−１Ｙ１〜Ｙｎ、Ｚ８〜ｚｎ）が
全て０のとき０を出力する負論理のアンド回路であり、
夫々の出力信号ｘ０． ｙｏ、 ｚ、を選択信号発生回
路１４に供給する。シフトレジスタ７の各桁に第５図に
示す如き入力信号第１行が記憶され、第２行から第０行
のシフトレジスタも同様であるときゲート回路１９の出
力信号Ｘ０は０となり、ゲート回路２０信号発生回路１
４はこの信号Ｘ。、 Ｙｏ、 Ｚ。より富化０となるｘ
ｏを検出する。入力信号の各行に設けられたシフトレジ
スタは第３図示と同様に各行毎にスイッチ回路、ラッチ
回路（図示せず）が設けられており、選択信号発生回路
１４は各行のスイッチ回路に信号ｘ０が０であることに
対応した制御信号を供給し、これにより各行毎に入力ブ
ロック信号の区切りがついた信号系列が取り出される・
信号の取り出しについては各行とも第３図示の回路と同
様でありその説明を省略する。
１’Ｙｉ ” ｂｔ、ｈ ｅ ｐｌ、ｋｅ ａｌ、に、
、 、、、、、、、、、 （３１＃ＺＮ＝ ｐ、、、
＠ ＊、、、、 ＠ ｂｉ、に＋、 ・−＝−（４
３’ただし１は正整数でかつ１く凰≦ｎである〇これら
各行の信号Ｘ、 （Ｘ、〜ｘｎ）はゲート回路１９゜０
１号Ｙｌ （Ｙ、 〜Ｙ、） ｉｔ ’Ｆ’ ） 回
路２０ 、８号Ｚｌ （Ｚｌ〜Ｚｎ）はゲート回路２１
に供給される。ゲート回路１９，２０．２１は夫々に供
給される信号（Ｘ１〜−１Ｙ１〜Ｙｎ、Ｚ８〜ｚｎ）が
全て０のとき０を出力する負論理のアンド回路であり、
夫々の出力信号ｘ０． ｙｏ、 ｚ、を選択信号発生回
路１４に供給する。シフトレジスタ７の各桁に第５図に
示す如き入力信号第１行が記憶され、第２行から第０行
のシフトレジスタも同様であるときゲート回路１９の出
力信号Ｘ０は０となり、ゲート回路２０信号発生回路１
４はこの信号Ｘ。、 Ｙｏ、 Ｚ。より富化０となるｘ
ｏを検出する。入力信号の各行に設けられたシフトレジ
スタは第３図示と同様に各行毎にスイッチ回路、ラッチ
回路（図示せず）が設けられており、選択信号発生回路
１４は各行のスイッチ回路に信号ｘ０が０であることに
対応した制御信号を供給し、これにより各行毎に入力ブ
ロック信号の区切りがついた信号系列が取り出される・
信号の取り出しについては各行とも第３図示の回路と同
様でありその説明を省略する。
次に入力ブロック信号は伝送中に１部ドロップアウトし
ても復元できるよう一６図に示す如くインターリーブさ
れている場合の本発明方式の変形例を第７図に示す。こ
こで、久方ブロック信号の各ヒットハｐｋ＝ａｋ＠ｂｋ
・・・・・・（５）を満足している。
ても復元できるよう一６図に示す如くインターリーブさ
れている場合の本発明方式の変形例を第７図に示す。こ
こで、久方ブロック信号の各ヒットハｐｋ＝ａｋ＠ｂｋ
・・・・・・（５）を満足している。
第７図中、！３図と同一部分には同一符号を付しその説
明を省略する。第７図中、入力端子６よりの第６図に示
す入力ブロック信号はシフトレジスタ２２に供給され入
力端子８よりのクロックパルスにより桁２２ｋから桁２
２ａへとシフトされる。シフトレジスタ２２の桁２２麿
はその記憶内容をスイッチ回路８の端子８ｍｓ及びパリ
ティ検査回路９に供給し、桁２２ｂ 、 ２２ｃ 、
２２ｅ 、 ２２ｆ 、 ２２ｆ、 ２２１ 。
明を省略する。第７図中、入力端子６よりの第６図に示
す入力ブロック信号はシフトレジスタ２２に供給され入
力端子８よりのクロックパルスにより桁２２ｋから桁２
２ａへとシフトされる。シフトレジスタ２２の桁２２麿
はその記憶内容をスイッチ回路８の端子８ｍｓ及びパリ
ティ検査回路９に供給し、桁２２ｂ 、 ２２ｃ 、
２２ｅ 、 ２２ｆ 、 ２２ｆ、 ２２１ 。
２２ｊ 、 ２２にはその記憶内容を夫々端子８ｂｓ
、 ８ｃｓ 。
、 ８ｃｓ 。
Ｂａｔ 、 ８ｂ＊ 、 ８ｃｚ 、 ８ａｓ 、 ８
ｂｍ 、 ８ｃｍに供給し、パリティ検査回路９は桁２
２ｇの他に桁２２ｅ 、 ２２１より夫々の記憶内容を
供給され、パリティ検査向路１０は桁２２ｂ 、 ２２
ｆ 、 ２２３ ％パリティ検査回路１１は桁２２ｃ
、 ２２９ 、２２により夫々の記憶内容を供給される
。ここでシフトレジスタ２２の各桁に第７図示の如く入
力信号の各ビットが記憶され分周回路１３がラッチパル
スを出力するとＸ、 ＝ζΦｂｋｅ ｐｋ ・・
・・・・・・・（６）Ｙ、 ＝ ｂｋ、ΦＩ）ｋ−１ｅ
ａ、、、 、、、、、、 （７）”１ ” ｐｋ−！
Φａｋ＋＊ ｅｂｋｏｘ −−（８）となり、選択信
号発生回路１４は常に０となる信号Ｘ１を検出しスイッ
チ回路８の端子８ｉｔと８ａａ８ｂ１と８ｂ４．８ｃ１
と８Ｃ４とを接続する制御信号を発生する。これにより
出力端子１６．１７．１８の夫々からビット”ｋ ｔ
ｂｋ−１１ｐｋ−１が同時に取り出される。
ｂｍ 、 ８ｃｍに供給し、パリティ検査回路９は桁２
２ｇの他に桁２２ｅ 、 ２２１より夫々の記憶内容を
供給され、パリティ検査向路１０は桁２２ｂ 、 ２２
ｆ 、 ２２３ ％パリティ検査回路１１は桁２２ｃ
、 ２２９ 、２２により夫々の記憶内容を供給される
。ここでシフトレジスタ２２の各桁に第７図示の如く入
力信号の各ビットが記憶され分周回路１３がラッチパル
スを出力するとＸ、 ＝ζΦｂｋｅ ｐｋ ・・
・・・・・・・（６）Ｙ、 ＝ ｂｋ、ΦＩ）ｋ−１ｅ
ａ、、、 、、、、、、 （７）”１ ” ｐｋ−！
Φａｋ＋＊ ｅｂｋｏｘ −−（８）となり、選択信
号発生回路１４は常に０となる信号Ｘ１を検出しスイッ
チ回路８の端子８ｉｔと８ａａ８ｂ１と８ｂ４．８ｃ１
と８Ｃ４とを接続する制御信号を発生する。これにより
出力端子１６．１７．１８の夫々からビット”ｋ ｔ
ｂｋ−１１ｐｋ−１が同時に取り出される。
なお、第６図示の入力信号が第２図示の入力ブロック信
号と同様にｎビット並列である場合は第７図示の回路を
第５図示の回路と同様に入力ブロック信号の各行毎に入
力ブロック信号の区切りを検出して精度を上げることが
可能であり上記実施なお、上記実施例では説明の都合上
第１及び第２のデータのデータビット、パリティビット
の３ワードで１ブロツクとしているがこれに限らず１ブ
ロツクが３ワ一ド以上であっても良い。
号と同様にｎビット並列である場合は第７図示の回路を
第５図示の回路と同様に入力ブロック信号の各行毎に入
力ブロック信号の区切りを検出して精度を上げることが
可能であり上記実施なお、上記実施例では説明の都合上
第１及び第２のデータのデータビット、パリティビット
の３ワードで１ブロツクとしているがこれに限らず１ブ
ロツクが３ワ一ド以上であっても良い。
なお、上記実施例ではパリティ検査回路９゜１０．１１
によりパラレルにパリティチェックを行なっているが第
８図に示す回路を用いてシリアルにパリティチェックを
行なっても良い。第８図示の回路を第３図示の回路に用
いる場合、第８図の入力端子２３にはビットａ、い １
．いｐｌ、に％ｂ１．いｐｌ、いａｌ、い、・・・とパ
リティチェックのための被検査ビットが時系列的に入来
し排他的論理和回路２４の一方の入力端子に供給される
。排他的論理和回路２４の他方の入力端子にはＤ型フリ
ップ７０ツブ２５の出力信号が供給され、両人カの排他
的論理和がＤ型フリップ７０ツブ２５のデータ入力端子
りに供給される。Ｄ型フリップフロップ２５のクロック
入力端子にはクロックパルスが供給され、出力端子Ｑよ
り信号が出力される。上記回路は出力端子Ｑの出力信号
を０となるようリセットした後ビットａ、いｂｌ、いｐ
いが順に入力端子２６より供給され（２）式の演算が行
なわれて演算結果が出力端子２７より選択信号発生回路
１４の端子１４ａに供給され、リセットの後に（３）式
、（４）式が行なわれ、出力端子２７より選択信号発生
回路１４の端子ｘ４ｂ 、 １４ｃに夫々の演算結果が
供給されるものである。また、この場合シフトレジスタ
７は同時に複数の記憶位置からの読み出しができるもの
に限らず他のメモリであっても良い。
によりパラレルにパリティチェックを行なっているが第
８図に示す回路を用いてシリアルにパリティチェックを
行なっても良い。第８図示の回路を第３図示の回路に用
いる場合、第８図の入力端子２３にはビットａ、い １
．いｐｌ、に％ｂ１．いｐｌ、いａｌ、い、・・・とパ
リティチェックのための被検査ビットが時系列的に入来
し排他的論理和回路２４の一方の入力端子に供給される
。排他的論理和回路２４の他方の入力端子にはＤ型フリ
ップ７０ツブ２５の出力信号が供給され、両人カの排他
的論理和がＤ型フリップ７０ツブ２５のデータ入力端子
りに供給される。Ｄ型フリップフロップ２５のクロック
入力端子にはクロックパルスが供給され、出力端子Ｑよ
り信号が出力される。上記回路は出力端子Ｑの出力信号
を０となるようリセットした後ビットａ、いｂｌ、いｐ
いが順に入力端子２６より供給され（２）式の演算が行
なわれて演算結果が出力端子２７より選択信号発生回路
１４の端子１４ａに供給され、リセットの後に（３）式
、（４）式が行なわれ、出力端子２７より選択信号発生
回路１４の端子ｘ４ｂ 、 １４ｃに夫々の演算結果が
供給されるものである。また、この場合シフトレジスタ
７は同時に複数の記憶位置からの読み出しができるもの
に限らず他のメモリであっても良い。
上述の如く、本発明になる同期検出方式は複数のデータ
ワードと複数のデータワードより生成されたパリティワ
ードとの複数ワードでブロックを構成する入力ブロック
信号を贋次メモリに記憶し、パリティワード生成系列の
順にメモリより複数ワードを読み出し、複数ワードでパ
リティチェックを行なった後に更に読み出し位置をずら
して複数ワードを読み出しパリティチェックを行ない、
上記パリティチェックを順次繰り返すうちで常にパリテ
ィエラーのない状態を検出して入力ブロック信号のブロ
ック同期検出を行なうため、ブロック同期用の同期信号
ビットが存在しなくてもブロック信号の区切りを検出す
ることがで、き、従って伝−送レートを従来に比し下げ
ることができる等の特長を有するものである。
ワードと複数のデータワードより生成されたパリティワ
ードとの複数ワードでブロックを構成する入力ブロック
信号を贋次メモリに記憶し、パリティワード生成系列の
順にメモリより複数ワードを読み出し、複数ワードでパ
リティチェックを行なった後に更に読み出し位置をずら
して複数ワードを読み出しパリティチェックを行ない、
上記パリティチェックを順次繰り返すうちで常にパリテ
ィエラーのない状態を検出して入力ブロック信号のブロ
ック同期検出を行なうため、ブロック同期用の同期信号
ビットが存在しなくてもブロック信号の区切りを検出す
ることがで、き、従って伝−送レートを従来に比し下げ
ることができる等の特長を有するものである。
【図面の簡単な説明】
第１図は従来のブロック信号の構成の１例を示す図、第
一回は本発明方式におけるブロック信号の構成の１実施
例を示す図、第３図は本発明方式の原理を説明するため
のブロック系統図、第４図内〜（ｑは第３図示の分局器
の内部状態及び入出力信号を示すタイムチャート、第５
図は本発明方式の１実施例のブロック系統図、第６図は
インターリーブされたブロック信号の１実施例を示す図
、第７図は本発明方式の変形例のブロック系統図、第８
図は第３図示のパリティ検査回路の変形例の回路図であ
る。 ２．３・・・データワード、４・・・パリティワード、
６．６Ｎ、８・・φ入力端子、７．７Ｎ、２２・・・シ
フトレジスタ、８・・・スイッチ回路、９゜９Ｎ、 １
０ 、 ＩＯＮ、 １１ 、 ｌｌＮ−・・パリティ検
査−路、１２．１２Ｎ、１５・・・ラッチ回路、１４・
・・選択信号発生回路、１６，１７．１８−・・出力端
子。 第１図 第２図
一回は本発明方式におけるブロック信号の構成の１実施
例を示す図、第３図は本発明方式の原理を説明するため
のブロック系統図、第４図内〜（ｑは第３図示の分局器
の内部状態及び入出力信号を示すタイムチャート、第５
図は本発明方式の１実施例のブロック系統図、第６図は
インターリーブされたブロック信号の１実施例を示す図
、第７図は本発明方式の変形例のブロック系統図、第８
図は第３図示のパリティ検査回路の変形例の回路図であ
る。 ２．３・・・データワード、４・・・パリティワード、
６．６Ｎ、８・・φ入力端子、７．７Ｎ、２２・・・シ
フトレジスタ、８・・・スイッチ回路、９゜９Ｎ、 １
０ 、 ＩＯＮ、 １１ 、 ｌｌＮ−・・パリティ検
査−路、１２．１２Ｎ、１５・・・ラッチ回路、１４・
・・選択信号発生回路、１６，１７．１８−・・出力端
子。 第１図 第２図
Claims (1)
- 複数のデータワードと該複数のデータワードより生成さ
れたパリティワードとの複数ワードでブロックを構成す
る入力ブロック信号を順次メモリに記憶し、骸パリティ
ワード生成系列の順に該メモリより骸複数ワードを読み
出し、該複数ワードでパリティチェックを行なった後に
更に読み出し位置をずらして該複数ワードを読み出しパ
リティチェックを行ない、上記パリティチェックを順次
繰り返すうちで常にパリティエラーのない状態を検印し
て入力ブロック信号のブロック同期検出を行なうことを
特徴とする同期検出方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164498A JPS5864844A (ja) | 1981-10-15 | 1981-10-15 | 同期検出方式 |
| GB08229046A GB2110903B (en) | 1981-10-15 | 1982-10-12 | Method and circuit arrangement for synchronous detection |
| NL8203951A NL8203951A (nl) | 1981-10-15 | 1982-10-13 | Werkwijze en schakeling voor synchrone detektie. |
| US06/434,532 US4524445A (en) | 1981-10-15 | 1982-10-14 | Method and circuit arrangement for synchronous detection |
| DE3238157A DE3238157C2 (de) | 1981-10-15 | 1982-10-14 | Schaltungsanordnung zum Ermitteln der Synchronisierung von Eingangs-Datenblöcken |
| FR8217258A FR2514975B1 (fr) | 1981-10-15 | 1982-10-15 | Procede et circuit de detection synchrone |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164498A JPS5864844A (ja) | 1981-10-15 | 1981-10-15 | 同期検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864844A true JPS5864844A (ja) | 1983-04-18 |
Family
ID=15794295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56164498A Pending JPS5864844A (ja) | 1981-10-15 | 1981-10-15 | 同期検出方式 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4524445A (ja) |
| JP (1) | JPS5864844A (ja) |
| DE (1) | DE3238157C2 (ja) |
| FR (1) | FR2514975B1 (ja) |
| GB (1) | GB2110903B (ja) |
| NL (1) | NL8203951A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225940A (ja) * | 1985-03-30 | 1986-10-07 | Nec Corp | フレ−ム同期方式 |
| JPS63108829A (ja) * | 1986-10-27 | 1988-05-13 | Kokusai Denshin Denwa Co Ltd <Kdd> | 並列接続型誤り訂正方式 |
| JPS63169144A (ja) * | 1987-01-06 | 1988-07-13 | Kokusai Electric Co Ltd | フレ−ム同期方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59105789A (ja) * | 1982-12-10 | 1984-06-19 | Hitachi Ltd | コ−ド信号検出回路 |
| US4696008A (en) * | 1983-12-02 | 1987-09-22 | Canon Kabushiki Kaisha | Data storing device having position determining means |
| JPS60203034A (ja) * | 1984-03-27 | 1985-10-14 | Mitsubishi Electric Corp | 車両の情報伝送装置 |
| US4703486A (en) * | 1984-12-18 | 1987-10-27 | Advanced Micro Devices, Inc. | Communication data encoder/decoder component system architecture |
| US4942523A (en) * | 1985-05-31 | 1990-07-17 | Hewlett-Packard Company | Method for recovery from synchronization loss in a queued data transfer |
| US4811283A (en) * | 1985-05-31 | 1989-03-07 | Hewlett-Packard Company | Recovery system for queued data transfer synch. loss utilizing error flag and status memories |
| FR2591834B1 (fr) * | 1985-12-13 | 1988-02-19 | Radiotechnique | Procede de decodage de donnees radiodiffusees et dispositif de mise en oeuvre |
| JPH0728280B2 (ja) * | 1986-10-17 | 1995-03-29 | 富士通株式会社 | 多重マルチフレ−ム同期検出回路 |
| US5228041A (en) * | 1987-06-12 | 1993-07-13 | Matsushita Electric Industrial Co., Ltd. | Sync signal detection system in a memory system for recording and reproducing block unit data |
| US4998264A (en) * | 1989-09-20 | 1991-03-05 | Data Broadcasting Corporation | Method and apparatus for recovering data, such as teletext data encoded into television signals |
| US5247616A (en) * | 1989-10-23 | 1993-09-21 | International Business Machines Corporation | Computer system having different communications facilities and data transfer processes between different computers |
| US5155732A (en) * | 1990-10-09 | 1992-10-13 | At&T Bell Laboratories | Method and apparatus for data transfer to and from devices through a boundary-scan test access port |
| US5485476A (en) * | 1993-06-14 | 1996-01-16 | International Business Machines Corporation | Method and system for error tolerant synchronization character detection in a data storage system |
| JP2002512482A (ja) * | 1998-04-21 | 2002-04-23 | インタクタ・ラブス・リミテッド | 情報を伝送、受信、および／または記憶するためのプロセス |
| US11694761B2 (en) * | 2021-09-17 | 2023-07-04 | Nxp B.V. | Method to increase the usable word width of a memory providing an error correction scheme |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179505A (ja) * | 1975-01-06 | 1976-07-10 | Hitachi Ltd | |
| JPS52142403A (en) * | 1976-05-21 | 1977-11-28 | Mitsubishi Electric Corp | Signal synchronous system |
| JPS5410608A (en) * | 1977-06-24 | 1979-01-26 | Nec Corp | Semi-ternary code word synchronous circiut |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3159811A (en) * | 1961-06-29 | 1964-12-01 | Bell Telephone Labor Inc | Parity synchronization of pulse code systems |
| GB1287093A (en) * | 1968-08-22 | 1972-08-31 | Plessey Co Ltd | Improvements in or relating to data transmission |
| US3587043A (en) * | 1969-04-29 | 1971-06-22 | Rca Corp | Character parity synchronizer |
| DE2203414C3 (de) * | 1971-03-18 | 1979-06-07 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren und Schaltungsanordnung zum Herstellen des Gleichlaufs von Sende- und Empfangseinrichtungen bei der Übertragung von Datenblöcken |
| US3761891A (en) * | 1971-03-18 | 1973-09-25 | Siemens Ag | Circuit arrangement for synchronizing transmitters and receivers in data transmission systems |
| BE789177A (fr) * | 1971-09-23 | 1973-03-22 | Siemens Ag | Installation de synchronisation de signes telegraphiques |
| BE791591A (fr) * | 1971-11-17 | 1973-03-16 | Gen Electric Co Ltd | Perfectionnements aux postes terminaux |
| IT1006135B (it) * | 1973-12-27 | 1976-09-30 | Sits Soc It Telecom Siemens | Disposizioni circuitale per la cor rezione dell errore di scorrimento nei sistemi di trasmissione dati utilizzanti codici ciclici |
| IT1014585B (it) * | 1974-04-11 | 1977-04-30 | Sits Soc It Telecom Siemens | Disposizione circuitale per la cor rezione dell errore di scorrimento nei sistemi di trasmissione a codi ce di impulsi |
| US4271520A (en) * | 1979-06-25 | 1981-06-02 | Motorola, Inc. | Synchronizing technique for an error correcting digital transmission system |
| GB2075309B (en) * | 1980-04-29 | 1984-03-07 | Sony Corp | Processing binary data framing |
| JPS5713836A (en) * | 1980-06-27 | 1982-01-23 | Toshiba Corp | Channel synchronization system |
| US4316284A (en) * | 1980-09-11 | 1982-02-16 | Bell Telephone Laboratories, Incorporated | Frame resynchronization circuit for digital receiver |
| US4425645A (en) * | 1981-10-15 | 1984-01-10 | Sri International | Digital data transmission with parity bit word lock-on |
| US4412329A (en) * | 1981-10-15 | 1983-10-25 | Sri International | Parity bit lock-on method and apparatus |
-
1981
- 1981-10-15 JP JP56164498A patent/JPS5864844A/ja active Pending
-
1982
- 1982-10-12 GB GB08229046A patent/GB2110903B/en not_active Expired
- 1982-10-13 NL NL8203951A patent/NL8203951A/nl not_active Application Discontinuation
- 1982-10-14 DE DE3238157A patent/DE3238157C2/de not_active Expired
- 1982-10-14 US US06/434,532 patent/US4524445A/en not_active Expired - Fee Related
- 1982-10-15 FR FR8217258A patent/FR2514975B1/fr not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179505A (ja) * | 1975-01-06 | 1976-07-10 | Hitachi Ltd | |
| JPS52142403A (en) * | 1976-05-21 | 1977-11-28 | Mitsubishi Electric Corp | Signal synchronous system |
| JPS5410608A (en) * | 1977-06-24 | 1979-01-26 | Nec Corp | Semi-ternary code word synchronous circiut |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225940A (ja) * | 1985-03-30 | 1986-10-07 | Nec Corp | フレ−ム同期方式 |
| JPS63108829A (ja) * | 1986-10-27 | 1988-05-13 | Kokusai Denshin Denwa Co Ltd <Kdd> | 並列接続型誤り訂正方式 |
| JPS63169144A (ja) * | 1987-01-06 | 1988-07-13 | Kokusai Electric Co Ltd | フレ−ム同期方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4524445A (en) | 1985-06-18 |
| DE3238157A1 (de) | 1983-05-05 |
| NL8203951A (nl) | 1983-05-02 |
| DE3238157C2 (de) | 1985-12-19 |
| FR2514975A1 (fr) | 1983-04-22 |
| FR2514975B1 (fr) | 1986-06-13 |
| GB2110903B (en) | 1986-03-05 |
| GB2110903A (en) | 1983-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5864844A (ja) | 同期検出方式 | |
| CA1191962A (en) | Parallel cyclic redundancy checking circuit | |
| JPS62133825A (ja) | Ｃｒｃビット計算装置およびｃｒｃビット計算方法 | |
| JPS6151814B2 (ja) | ||
| US4627058A (en) | Code error correction method | |
| US3571795A (en) | Random and burst error-correcting systems utilizing self-orthogonal convolution codes | |
| JP3345385B2 (ja) | チェンサーチ装置 | |
| US5408476A (en) | One bit error correction method having actual data reproduction function | |
| JP2627581B2 (ja) | デジタル信号中でエラー検出コードを発生するための電子回路 | |
| US4171765A (en) | Error detection system | |
| US3988580A (en) | Storage of information | |
| JP2618723B2 (ja) | テスト回路 | |
| JPH04351118A (ja) | カウンタ回路 | |
| JP3310186B2 (ja) | リード・ソロモン符号の復号回路 | |
| JP2591113B2 (ja) | ハミング符号化器 | |
| JPS62216557A (ja) | 位相▲あい▼▲まい▼度除去回路 | |
| JPS58219850A (ja) | 誤り位置検出回路 | |
| JP2685186B2 (ja) | 誤り訂正装置 | |
| SU1149313A1 (ru) | Запоминающее устройство с обнаружением наиболее веро тных ошибок | |
| JP2858538B2 (ja) | 再シンドロームチェック方式 | |
| SU1005059A1 (ru) | Мажоритарное декодирующее устройство | |
| SU1531227A1 (ru) | Устройство дл исправлени ошибок кодов Боуза-Чоудхури-Хоквингема | |
| JP2797569B2 (ja) | ユークリッドの互除回路 | |
| SU1564632A1 (ru) | Устройство дл контрол кода программ | |
| JPH0481896B2 (ja) |