JPS61225940A - フレ−ム同期方式 - Google Patents
フレ−ム同期方式Info
- Publication number
- JPS61225940A JPS61225940A JP60064979A JP6497985A JPS61225940A JP S61225940 A JPS61225940 A JP S61225940A JP 60064979 A JP60064979 A JP 60064979A JP 6497985 A JP6497985 A JP 6497985A JP S61225940 A JPS61225940 A JP S61225940A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- synchronization
- error correction
- timing
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、誤り訂正器を持つディジタル無線伝送方式に
おける。フレーム同期方式に関し、特に誤シ訂正器にお
いて１発生した同期信号を、フレーム同期用信号として
も利用することによシフシーム同期用回路を簡素化する
フレーム同期方式に関する。
おける。フレーム同期方式に関し、特に誤シ訂正器にお
いて１発生した同期信号を、フレーム同期用信号として
も利用することによシフシーム同期用回路を簡素化する
フレーム同期方式に関する。
従来、誤シ訂正器を持つｆイジタル無線伝送方式におい
ては、第４図に示す様に、送信側では入力データ４０１
が送信符号処理器４０．誤り訂正符号器４２を経て送信
器４３より、出力される。
ては、第４図に示す様に、送信側では入力データ４０１
が送信符号処理器４０．誤り訂正符号器４２を経て送信
器４３より、出力される。
受信信号４０８は、受信器４６にょシ復調され。
誤シ訂正復号器４５を通シ、受信符号ノ処理器４４より
、出力する構成となっている。
、出力する構成となっている。
送信符号処理器４０と誤シ訂正符号器４２及び。
誤り訂正復号器４５と受信信号処理器４４はそれぞれ、
第５図、第６図の様な構成となりている。
第５図、第６図の様な構成となりている。
第５図において、送信符号処理器４０では入力の主信号
５０１と副信号５０２が多重化器５１に入力される。ま
た、タイミング発生器５２の出力タイミンクノやルス５
０７によりｚフレームツクター′ン発生器５３よシ出力
されるフレームパターン５０４とタイミングパルス５０
５とによす、主信号５０１．副信号５０２とが多重化器
５１で多重。
５０１と副信号５０２が多重化器５１に入力される。ま
た、タイミング発生器５２の出力タイミンクノやルス５
０７によりｚフレームツクター′ン発生器５３よシ出力
されるフレームパターン５０４とタイミングパルス５０
５とによす、主信号５０１．副信号５０２とが多重化器
５１で多重。
化され、出力信号５０３として、誤シ訂正符号器４２の
速度変換器５４に入力される。
速度変換器５４に入力される。
誤り訂正符号器４２においては、タイミング発生器５６
の出力５０９によシ、速度変換器５４が冗長ビットを付
加出来るように速度を上げる。速度変換器５４の出力信
号５０８を、冗長ビット演算器５５に入力し、誤シ訂正
可能な７冗長ビツトを演算する。その演算結果５１１は
冗長ビット付加器５７にて速度変換器５４の出力５０８
に付゛加され、出力信号５１３として、送信器４３（第
４図）に送られる。
の出力５０９によシ、速度変換器５４が冗長ビットを付
加出来るように速度を上げる。速度変換器５４の出力信
号５０８を、冗長ビット演算器５５に入力し、誤シ訂正
可能な７冗長ビツトを演算する。その演算結果５１１は
冗長ビット付加器５７にて速度変換器５４の出力５０８
に付゛加され、出力信号５１３として、送信器４３（第
４図）に送られる。
第６図において、受信器からの信号６０１は。
遅延器６１及び冗長ビット演算器６２に入力する。
冗長ビット演算器６２からはシンドローム６０３が出力
される。シンドローム６０３に！ｆｉワー１’同期器６
５ではハンチングノＱルス６０５を出力し。
される。シンドローム６０３に！ｆｉワー１’同期器６
５ではハンチングノＱルス６０５を出力し。
このパルスによりタイミング発生器６３の同期が確立さ
れる。シンドローム６０３は、誤シ訂正器６４にも入力
され、上記冗長ビット演算が終了するまで、遅延器６１
にてＩ遅延された信号６０２は、誤シ訂正され、誤シ訂
正された信号６０７は。
れる。シンドローム６０３は、誤シ訂正器６４にも入力
され、上記冗長ビット演算が終了するまで、遅延器６１
にてＩ遅延された信号６０２は、誤シ訂正され、誤シ訂
正された信号６０７は。
速度変換器６６によシ、冗長ピットが取り除かれる。誤
シ訂正復号器４５の信号６０８は、送信符号処理器４０
（第４図）で、挿入されたフレーム・母ターンと同じフ
レームパターンを発生するフレームパターン発生器７０
の出力信号６１０と、フレーム同期器６８にて比較され
、フレーム同期を確立させる。フレーム同期器６８から
のハンチング、−４ルス６１１は、タイミング発生器６
９に入力される。タイミング発生器６９からの信号６１
２によシ８分離器６７において、主信号６１４と副信号
６１５とが分離される。
シ訂正復号器４５の信号６０８は、送信符号処理器４０
（第４図）で、挿入されたフレーム・母ターンと同じフ
レームパターンを発生するフレームパターン発生器７０
の出力信号６１０と、フレーム同期器６８にて比較され
、フレーム同期を確立させる。フレーム同期器６８から
のハンチング、−４ルス６１１は、タイミング発生器６
９に入力される。タイミング発生器６９からの信号６１
２によシ８分離器６７において、主信号６１４と副信号
６１５とが分離される。
上述した従来のフレーム同期方式では、受信符号処理器
において、フレーム同期を確立するために、ｔず、誤シ
訂正器におけるワード同期を７確立させ、その後にフレ
ーム信号の検出をするため。
において、フレーム同期を確立するために、ｔず、誤シ
訂正器におけるワード同期を７確立させ、その後にフレ
ーム信号の検出をするため。
ワード同期及びフレーム同期の２重の時間を要し。
かつ、２重の回路規模が必要であるという問題点がある
。
。
本発明はこのような問題点を解消しようとするものであ
シ、同期用回路を簡素化できるフレーム同期方式を提供
することを目的とする。
シ、同期用回路を簡素化できるフレーム同期方式を提供
することを目的とする。
本発明によるフレーム同期方式は、誤り訂正符号器と誤
り訂正復号器における。ワード同期用のアドレスパルス
を、送信符号処理器と受信信号処理器におケルフレーム
同期用のフレームパルスとしても使用出来るように構成
したことを特徴とする。
り訂正復号器における。ワード同期用のアドレスパルス
を、送信符号処理器と受信信号処理器におケルフレーム
同期用のフレームパルスとしても使用出来るように構成
したことを特徴とする。
本発明の一実施例について１図面を参照して説明する。
第１図は、送信装置と受信装置のブロック構成図である
。誤り訂正符号器１１からの制御信号１０５を、送信符
号処理器１０の制御信号としても利用するようにしてい
る。誤シ訂正器１１の出力信号１０３は、送信器１２か
ら送信される。この信号は受信器１５で受信され誤シ訂
正復号器１４に入力される。受信符号処理器１３では、
誤シ訂正された信号１０８と、制御信号１１１とを受け
、受信符号の処理を行なう。
。誤り訂正符号器１１からの制御信号１０５を、送信符
号処理器１０の制御信号としても利用するようにしてい
る。誤シ訂正器１１の出力信号１０３は、送信器１２か
ら送信される。この信号は受信器１５で受信され誤シ訂
正復号器１４に入力される。受信符号処理器１３では、
誤シ訂正された信号１０８と、制御信号１１１とを受け
、受信符号の処理を行なう。
第２図、第３図にそれぞれ、送信符号処理器１０と誤シ
訂正符号器１１．誤り訂正復号器１４と受信符号処理器
１３の構成を示す。
訂正符号器１１．誤り訂正復号器１４と受信符号処理器
１３の構成を示す。
第２図において、送信符号処理器１０の７入力主信号２
０１と副信号２０２は、多重化器２１に入力され、タイ
ミング発生器２２の７タイミングパルス２０４により多
重化される。なお、タイミング発生器２２では、ビット
同期をとるために。
０１と副信号２０２は、多重化器２１に入力され、タイ
ミング発生器２２の７タイミングパルス２０４により多
重化される。なお、タイミング発生器２２では、ビット
同期をとるために。
多重化器２１からのタイミングパルス２０５を受けてビ
ット同期用の信号をタイミング発生器２４に出力し、タ
イミング発生器２４ではビット同期後、フレーム同期用
の信号２０６をタイミング発生器２２に出力する。
ット同期用の信号をタイミング発生器２４に出力し、タ
イミング発生器２４ではビット同期後、フレーム同期用
の信号２０６をタイミング発生器２２に出力する。
誤シ訂正符号器１１においては、速度変換器２３が多重
化された信号２０３に冗長ビットを付加出来るように速
度を上げる。タイミング発生器２４では、速度変換器２
３と冗長ビット演算器２５へ、冗長ビットの位置を指定
する信号２０８゜２０９をそれぞれ出力する。冗長ビッ
ト付加器２６では、速度変換された信号２０７に演算さ
れた結果の７冗長ビツトを付加し、出力信号２１３とし
て出力する。出力信号２１３は、送信器から送信され、
受信器で受信された信号は、第３図に示される誤シ訂正
復号器１４に入力される。
化された信号２０３に冗長ビットを付加出来るように速
度を上げる。タイミング発生器２４では、速度変換器２
３と冗長ビット演算器２５へ、冗長ビットの位置を指定
する信号２０８゜２０９をそれぞれ出力する。冗長ビッ
ト付加器２６では、速度変換された信号２０７に演算さ
れた結果の７冗長ビツトを付加し、出力信号２１３とし
て出力する。出力信号２１３は、送信器から送信され、
受信器で受信された信号は、第３図に示される誤シ訂正
復号器１４に入力される。
第３図において、受信器のメ出力信号３０１は。
誤り訂正復号器１４の遅延回路３１及び冗長ビット演算
器３２に入力される。冗長ピット演算器３２の出力信号
のシンドローム３０３は、誤シ訂正器３４に入力され、
誤り訂正器３４では冗長ビット演算器３２での演算時間
分だけ遅延された信号３０２の誤シを訂正する。誤シを
訂正された信号３０５は、速度変換器３６によシ冗長ビ
、トが。
器３２に入力される。冗長ピット演算器３２の出力信号
のシンドローム３０３は、誤シ訂正器３４に入力され、
誤り訂正器３４では冗長ビット演算器３２での演算時間
分だけ遅延された信号３０２の誤シを訂正する。誤シを
訂正された信号３０５は、速度変換器３６によシ冗長ビ
、トが。
取り除かれる。ワード同期器３５ではシンドローム３０
３を監視して誤り訂正復号器のワード同期を確立させ、
ワード同期の出力パルスとして、ハンテングノ’？ルス
３０６を非同期状態において、タイミング発生器３３に
出力する。タイミング発生器３３からは、冗長ピットの
位置を指定する信号３０４．３０７がそれぞれ冗長ビッ
ト演算器３２゜速度変換器３６に出力され、更に、送信
符号処理器１０と誤シ訂正符号器１１において１合わせ
たタイミングと同一のタイミングノやルス３０８がタイ
ミング発生器３８に出力される。速度変換器３６にて冗
長ビットを取シ除かれた信号３０９は、受信符号処理器
１３に入力する。分離器３７は、タイミング発生器３８
から出力されるタイミングパルス３１０によシ、信号３
０９を主信号３１１と副信号３１２とに分離する。
３を監視して誤り訂正復号器のワード同期を確立させ、
ワード同期の出力パルスとして、ハンテングノ’？ルス
３０６を非同期状態において、タイミング発生器３３に
出力する。タイミング発生器３３からは、冗長ピットの
位置を指定する信号３０４．３０７がそれぞれ冗長ビッ
ト演算器３２゜速度変換器３６に出力され、更に、送信
符号処理器１０と誤シ訂正符号器１１において１合わせ
たタイミングと同一のタイミングノやルス３０８がタイ
ミング発生器３８に出力される。速度変換器３６にて冗
長ビットを取シ除かれた信号３０９は、受信符号処理器
１３に入力する。分離器３７は、タイミング発生器３８
から出力されるタイミングパルス３１０によシ、信号３
０９を主信号３１１と副信号３１２とに分離する。
以上説明した様に９本発明によれば誤り訂正符号器、誤
シ訂正復号器におけるワード同期によシ。
シ訂正復号器におけるワード同期によシ。
送信符号処理器、受信符号処理器のフレーム同期をそれ
ぞれ確立させることにより、同期検出時間の短縮、及び
同期検出回路の簡素化が出来る。
ぞれ確立させることにより、同期検出時間の短縮、及び
同期検出回路の簡素化が出来る。
第１図は本発明の一実施例のブロック構成図。
第２図は第１図における送信符号処理器１０．誤シ訂正
符号器１１のブロック構成図、第３図は第１図における
誤り訂正復号器１４．受信符号処理器１３のブロック構
成図、第４図は従来装置のブロック構成図、第５図は第
４図における送信符号処理器４０．誤シ訂正符号器４２
のプロ、り構成図、第６図は第４図における誤り訂正復
号器４５゜受信符号処理器４４のブロック構成図。 図中、１０．４０・・・送信符号処理器、１１゜４２・
・・誤シ訂正符号器、１２．４３・・・送信器。
符号器１１のブロック構成図、第３図は第１図における
誤り訂正復号器１４．受信符号処理器１３のブロック構
成図、第４図は従来装置のブロック構成図、第５図は第
４図における送信符号処理器４０．誤シ訂正符号器４２
のプロ、り構成図、第６図は第４図における誤り訂正復
号器４５゜受信符号処理器４４のブロック構成図。 図中、１０．４０・・・送信符号処理器、１１゜４２・
・・誤シ訂正符号器、１２．４３・・・送信器。
Claims (1)
- １、誤り訂正器を持つディジタル無線伝送方式における
フレーム同期方式において、前記誤り訂正器におけるワ
ード同期信号を利用し、フレーム同期を確立させること
を特徴とするフレーム同期方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064979A JPS61225940A (ja) | 1985-03-30 | 1985-03-30 | フレ−ム同期方式 |
| CA000505280A CA1259386A (en) | 1985-03-30 | 1986-03-27 | Synchronization circuit for digital communication systems |
| US06/846,451 US4779275A (en) | 1985-03-30 | 1986-03-31 | Synchronization circuit for digital communication systems |
| EP86104383A EP0196647B1 (en) | 1985-03-30 | 1986-04-01 | Digital communication system |
| DE3689340T DE3689340T2 (de) | 1985-03-30 | 1986-04-01 | Digitales Übertragungssystem. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064979A JPS61225940A (ja) | 1985-03-30 | 1985-03-30 | フレ−ム同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61225940A true JPS61225940A (ja) | 1986-10-07 |
Family
ID=13273676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064979A Pending JPS61225940A (ja) | 1985-03-30 | 1985-03-30 | フレ−ム同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61225940A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05244142A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 同期方式 |
| US6006352A (en) * | 1996-06-27 | 1999-12-21 | Nec Corporation | Bitstream decoding apparatus with reduced error correction processing and decoding method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864844A (ja) * | 1981-10-15 | 1983-04-18 | Victor Co Of Japan Ltd | 同期検出方式 |
-
1985
- 1985-03-30 JP JP60064979A patent/JPS61225940A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864844A (ja) * | 1981-10-15 | 1983-04-18 | Victor Co Of Japan Ltd | 同期検出方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05244142A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 同期方式 |
| US6006352A (en) * | 1996-06-27 | 1999-12-21 | Nec Corporation | Bitstream decoding apparatus with reduced error correction processing and decoding method |
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