JP2792077B2 - 補助伝送信号誤り訂正回路 - Google Patents
補助伝送信号誤り訂正回路Info
- Publication number
- JP2792077B2 JP2792077B2 JP2861689A JP2861689A JP2792077B2 JP 2792077 B2 JP2792077 B2 JP 2792077B2 JP 2861689 A JP2861689 A JP 2861689A JP 2861689 A JP2861689 A JP 2861689A JP 2792077 B2 JP2792077 B2 JP 2792077B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- error correction
- error
- signal
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は符号誤り訂正回路に関し、特に主信号に対
しては端局端局間で誤り訂正を行い、中々局では誤り訂
正を必要としないデジタル無線伝送方式における中々局
での補助伝送信号の誤り訂正回路に関する。
しては端局端局間で誤り訂正を行い、中々局では誤り訂
正を必要としないデジタル無線伝送方式における中々局
での補助伝送信号の誤り訂正回路に関する。
第２図は従来の誤り訂正回路を示すブロツク図であ
る。同図において、１は伝送信号1aが入力する端子、２
は伝送信号1aに対し１ワード毎に演算を行ない演算結果
としてシンドロームパルス2aを出力するシンドローム発
生器、３は伝送信号1aに対してワード同期（１ワード＝
１ブロツク長）をとり、１ワードごとに変化する制御信
号3aを出力する同期回路、４はシンドロームパルス2aを
基にビツト誤りの位置を算出しビツトの誤り位置および
誤り方を示す情報信号4aを出力するROM、５はシンドロ
ーム発生回路２とROM4で演算している間できるデータの
遅延を補い補正信号5aを出力する遅延回路、６は１ブロ
ツク（＝１ワード）内でバイナリーに変化する出力パル
ス6aを送出するバイナリーコード発生回路、７は情報信
号4aとバイナリーコード発生回路６の出力パルス6aとを
比較してビット誤りの位置および訂正の仕方を示すパル
ス7aを出力する比較器、８は入力するパルス7aを基に誤
り訂正を行ない伝送信号8aを出力する誤り訂正回路、９
は送信側で同期信号を挿入した多重化信号例に対して送
信側より伝送された補助伝送信号を抽出しその補助伝送
信号9aを出力する分離化回路である。
る。同図において、１は伝送信号1aが入力する端子、２
は伝送信号1aに対し１ワード毎に演算を行ない演算結果
としてシンドロームパルス2aを出力するシンドローム発
生器、３は伝送信号1aに対してワード同期（１ワード＝
１ブロツク長）をとり、１ワードごとに変化する制御信
号3aを出力する同期回路、４はシンドロームパルス2aを
基にビツト誤りの位置を算出しビツトの誤り位置および
誤り方を示す情報信号4aを出力するROM、５はシンドロ
ーム発生回路２とROM4で演算している間できるデータの
遅延を補い補正信号5aを出力する遅延回路、６は１ブロ
ツク（＝１ワード）内でバイナリーに変化する出力パル
ス6aを送出するバイナリーコード発生回路、７は情報信
号4aとバイナリーコード発生回路６の出力パルス6aとを
比較してビット誤りの位置および訂正の仕方を示すパル
ス7aを出力する比較器、８は入力するパルス7aを基に誤
り訂正を行ない伝送信号8aを出力する誤り訂正回路、９
は送信側で同期信号を挿入した多重化信号例に対して送
信側より伝送された補助伝送信号を抽出しその補助伝送
信号9aを出力する分離化回路である。
次に、上記構成による誤り訂正回路の動作について説
明する。まず、端子１に入力する伝送信号1aはそれぞれ
シンドローム発生器2,同期回路３および遅延回路５に入
力する。このため、シンドローム発生器２は伝送信号1a
に対して１ワード毎に演算を行ない演算結果としてシン
ドロームパルス2aをROM4に出力する。このROM4は入力す
るシンドローム2aを基にビツト誤りの位置を算出し、ビ
ツトの誤り位置および誤り方を示す情報信号4aを比較器
７に出力する。また、同期回路３は伝送信号1aに対しワ
ード同期（１ワード＝１ブロツク長）をとり、１ワード
ごとに変化する制御信号3aをシンドローム発生器２およ
びバイナリーコード発生回路６に出力する。また、バイ
ナリイコード発生回路６は１ブロツク（＝１ワード）内
でバイナリーに変化する出力パルス6aを比較器７に出力
する。したがって、比較器７はROM4の情報信号4aとバイ
ナリーコード発生回路６の出力パルス6aとを比較し、ビ
ツト誤りの位置および訂正の仕方を示すパルス7aを誤り
訂正回路８に出力する。一方、遅延回路５はシンドロー
ム発生器２とROM4で演算している間できるデータの遅延
を補正し、補正信号5aを誤り訂正回路８に出力する。し
たがって、誤り訂正回路８はパルス7aを基に誤り訂正を
行い伝送信号8aを分離化回路９に出力する。このため、
分離化回路９は送信側より伝送された補助伝送信号を抽
出し、補助伝送信号9aを出力することができる。
明する。まず、端子１に入力する伝送信号1aはそれぞれ
シンドローム発生器2,同期回路３および遅延回路５に入
力する。このため、シンドローム発生器２は伝送信号1a
に対して１ワード毎に演算を行ない演算結果としてシン
ドロームパルス2aをROM4に出力する。このROM4は入力す
るシンドローム2aを基にビツト誤りの位置を算出し、ビ
ツトの誤り位置および誤り方を示す情報信号4aを比較器
７に出力する。また、同期回路３は伝送信号1aに対しワ
ード同期（１ワード＝１ブロツク長）をとり、１ワード
ごとに変化する制御信号3aをシンドローム発生器２およ
びバイナリーコード発生回路６に出力する。また、バイ
ナリイコード発生回路６は１ブロツク（＝１ワード）内
でバイナリーに変化する出力パルス6aを比較器７に出力
する。したがって、比較器７はROM4の情報信号4aとバイ
ナリーコード発生回路６の出力パルス6aとを比較し、ビ
ツト誤りの位置および訂正の仕方を示すパルス7aを誤り
訂正回路８に出力する。一方、遅延回路５はシンドロー
ム発生器２とROM4で演算している間できるデータの遅延
を補正し、補正信号5aを誤り訂正回路８に出力する。し
たがって、誤り訂正回路８はパルス7aを基に誤り訂正を
行い伝送信号8aを分離化回路９に出力する。このため、
分離化回路９は送信側より伝送された補助伝送信号を抽
出し、補助伝送信号9aを出力することができる。
上述した従来の補助伝送信号誤り訂正回路は１ブロツ
ク内の全てのビツトに対して誤り訂正をするため、例え
ば２進の符号長511の１誤り訂正回路の場合、シンドロ
ームは29種類あり、すべての場合を考慮して訂正位置を
算出するには29×９ビツトのROMまたは29個の９入力ゲ
ートが必要になる。このため、回路規模が大きく、ビツ
ト誤りの位置を検出するには時間を要するという欠点が
ある。
ク内の全てのビツトに対して誤り訂正をするため、例え
ば２進の符号長511の１誤り訂正回路の場合、シンドロ
ームは29種類あり、すべての場合を考慮して訂正位置を
算出するには29×９ビツトのROMまたは29個の９入力ゲ
ートが必要になる。このため、回路規模が大きく、ビツ
ト誤りの位置を検出するには時間を要するという欠点が
ある。
この発明の係る補助伝送信号誤り訂正回路は、ワード
同期をとる同期回路と、１ブロツク内のビツト誤り位置
を検出するため入力信号に対し演算を行うシンドローム
発生回路と、このシンドローム発生回路から出力される
シンドロームにより１ブロツク内の特定のビツト誤りの
位置および誤り方を算出するビツト誤り検出回路と、１
ブロツク内の特定ビツトの位置を示すパルスを発生する
タイミング発生回路と、前記ビツト誤り検出回路から出
力されるビツト誤りの位置および誤り方を示す情報信号
を基にタイミング発生回路で送出されるパルスの位置に
誤り訂正パルスを出力する誤りパルス発生回路と、シン
ドローム発生回路で演算している間発生するデータの伝
送遅延時間を補正する遅延回路と、前記誤り訂正パルス
発生回路の出力信号を基に誤り訂正を行う誤り訂正回路
と、送信側で同期信号等を挿入した多重化信号列に対し
て送信側より伝送される補助伝送信号を抽出する分離化
回路とを有している。
同期をとる同期回路と、１ブロツク内のビツト誤り位置
を検出するため入力信号に対し演算を行うシンドローム
発生回路と、このシンドローム発生回路から出力される
シンドロームにより１ブロツク内の特定のビツト誤りの
位置および誤り方を算出するビツト誤り検出回路と、１
ブロツク内の特定ビツトの位置を示すパルスを発生する
タイミング発生回路と、前記ビツト誤り検出回路から出
力されるビツト誤りの位置および誤り方を示す情報信号
を基にタイミング発生回路で送出されるパルスの位置に
誤り訂正パルスを出力する誤りパルス発生回路と、シン
ドローム発生回路で演算している間発生するデータの伝
送遅延時間を補正する遅延回路と、前記誤り訂正パルス
発生回路の出力信号を基に誤り訂正を行う誤り訂正回路
と、送信側で同期信号等を挿入した多重化信号列に対し
て送信側より伝送される補助伝送信号を抽出する分離化
回路とを有している。
この発明は誤り訂正をするビツトの位置を限定するこ
とにより、回路規模を縮小することができ、またビツト
誤りの位置を検出する時間も短縮することができる。
とにより、回路規模を縮小することができ、またビツト
誤りの位置を検出する時間も短縮することができる。
第１図はこの発明に係る補助伝送信号誤り訂正回路の
一実施例を示すブロツク図である。同図において、10は
シンドローム発生回路２および誤り検出回路11で演算し
ている間発生するデータの伝送遅延時間を補正し伝送信
号10aを出力する遅延回路、11はシンドロームパルス2a
を基にビツト誤り位置を算出し、誤り方およびビツト誤
りの位置を示す情報信号11aを送出するビツト誤り検出
回路、12は制御信号3aを基に１ブロツク内の補助信号等
の特定のビツトの位置を示すタイミングパルス12aを発
生するタイミング発生回路、13は情報信号11aを基にタ
イミングパルス12aを示すビツトの位置に誤り訂正パル
ス13aを出力する誤り訂正パルス発生回路、14は伝送信
号10aに対し訂正すべきビツト位置と訂正の仕方を示す
誤り訂正パルス13aを基にそのビツトのみ誤り訂正を行
い、伝送信号14aを出力する誤り訂正回路である。
一実施例を示すブロツク図である。同図において、10は
シンドローム発生回路２および誤り検出回路11で演算し
ている間発生するデータの伝送遅延時間を補正し伝送信
号10aを出力する遅延回路、11はシンドロームパルス2a
を基にビツト誤り位置を算出し、誤り方およびビツト誤
りの位置を示す情報信号11aを送出するビツト誤り検出
回路、12は制御信号3aを基に１ブロツク内の補助信号等
の特定のビツトの位置を示すタイミングパルス12aを発
生するタイミング発生回路、13は情報信号11aを基にタ
イミングパルス12aを示すビツトの位置に誤り訂正パル
ス13aを出力する誤り訂正パルス発生回路、14は伝送信
号10aに対し訂正すべきビツト位置と訂正の仕方を示す
誤り訂正パルス13aを基にそのビツトのみ誤り訂正を行
い、伝送信号14aを出力する誤り訂正回路である。
次に、上記構成による補助伝送信号誤り訂正回路の動
作について説明する。まず、端子１に入力する伝送信号
1aはそれぞれシンドローム発生回路2,同期回路３および
遅延回路10に入力する。この同期回路３は伝送信号1aに
対し、ワード同期（１ワード＝１ブロツク長）をとり、
１ワードごとに変化する制御信号3aをシンドローム発生
回路２およびタイミングパルス発生回路12に出力する。
そして、シンドローム発生回路２はこの制御信号3aを基
に伝送信号1aに対し１ワード毎に演算を行ない演算結果
としてシンドロームパルス2aをビツト誤り検出回路11に
出力する。このビツト誤り検出回路11はシンドロームパ
ルス2aを基にビツト誤り位置を算出し、誤り方およびビ
ツト誤りの位置を示す情報信号11aを誤り訂正パルス発
生回路13に出力する。また、タイミングパルス発生回路
12は制御信号3aを基に１ブロツク内の補助信号等の特定
のビツト位置を示すタイミングパルス12aを誤り訂正パ
ルス発生回路13に出力する。したがって、誤り訂正パル
ス発生回路13は情報信号11aを基にタイミングパルス12a
の示すビツト位置に誤り訂正パルス13aを誤り訂正回路1
4に出力する。一方、遅延回路10はシンドローム発生回
路２およびビツト誤り検出回路11で発生するデータの遅
延を補正し、伝送信号10aを誤り訂正回路14に出力す
る。したがって、誤り訂正回路14は伝送信号10aに対
し、訂正すべきビツト位置と訂正の仕方を示す誤り訂正
パルス13aを基にそのビツトのみ誤り訂正を行い、伝送
信号14aを分離化回路９に出力する。このため、分離化
回路９は伝送信号より補助伝送信号を抽出し、抽出した
補助伝送信号9aを出力することができる。
作について説明する。まず、端子１に入力する伝送信号
1aはそれぞれシンドローム発生回路2,同期回路３および
遅延回路10に入力する。この同期回路３は伝送信号1aに
対し、ワード同期（１ワード＝１ブロツク長）をとり、
１ワードごとに変化する制御信号3aをシンドローム発生
回路２およびタイミングパルス発生回路12に出力する。
そして、シンドローム発生回路２はこの制御信号3aを基
に伝送信号1aに対し１ワード毎に演算を行ない演算結果
としてシンドロームパルス2aをビツト誤り検出回路11に
出力する。このビツト誤り検出回路11はシンドロームパ
ルス2aを基にビツト誤り位置を算出し、誤り方およびビ
ツト誤りの位置を示す情報信号11aを誤り訂正パルス発
生回路13に出力する。また、タイミングパルス発生回路
12は制御信号3aを基に１ブロツク内の補助信号等の特定
のビツト位置を示すタイミングパルス12aを誤り訂正パ
ルス発生回路13に出力する。したがって、誤り訂正パル
ス発生回路13は情報信号11aを基にタイミングパルス12a
の示すビツト位置に誤り訂正パルス13aを誤り訂正回路1
4に出力する。一方、遅延回路10はシンドローム発生回
路２およびビツト誤り検出回路11で発生するデータの遅
延を補正し、伝送信号10aを誤り訂正回路14に出力す
る。したがって、誤り訂正回路14は伝送信号10aに対
し、訂正すべきビツト位置と訂正の仕方を示す誤り訂正
パルス13aを基にそのビツトのみ誤り訂正を行い、伝送
信号14aを分離化回路９に出力する。このため、分離化
回路９は伝送信号より補助伝送信号を抽出し、抽出した
補助伝送信号9aを出力することができる。
以上詳細に説明したように、この発明に係る補助伝送
信号誤り訂正回路によれば、あり特定のビツト誤りにつ
いてのみ考慮に入れて誤り検出回路を用意することで、
例えば２進の符号長511の１誤り訂正回路の場合、シン
ドロームは29種類あり、すべての場合を考慮して訂正位
置を算出し、１ブロツク中のＮ個のビツトを訂正する場
合、９入力ゲートＮ個ですむ。このため、誤り訂正を実
行する演算の速度を速めるうえ、回路規模を縮小するこ
とができるなどの効果がある。
信号誤り訂正回路によれば、あり特定のビツト誤りにつ
いてのみ考慮に入れて誤り検出回路を用意することで、
例えば２進の符号長511の１誤り訂正回路の場合、シン
ドロームは29種類あり、すべての場合を考慮して訂正位
置を算出し、１ブロツク中のＮ個のビツトを訂正する場
合、９入力ゲートＮ個ですむ。このため、誤り訂正を実
行する演算の速度を速めるうえ、回路規模を縮小するこ
とができるなどの効果がある。
第１図はこの発明に係る補助伝送信号誤り訂正回路の一
実施例を示すブロツク図、第２図は従来の補助伝送信号
誤り訂正回路を示すブロツク図である。 10……遅延回路、11……ビツト誤り検出回路、12……タ
イミング発生回路、13……誤り訂正パルス発生回路、14
……誤り訂正回路。
実施例を示すブロツク図、第２図は従来の補助伝送信号
誤り訂正回路を示すブロツク図である。 10……遅延回路、11……ビツト誤り検出回路、12……タ
イミング発生回路、13……誤り訂正パルス発生回路、14
……誤り訂正回路。
Claims (1)
- 【請求項１】端局端局間で主信号に誤り訂正を行い、中
々局で誤り訂正を必要としないデジタル無線通信方式に
おける中々局での補助伝送信号の誤り訂正回路におい
て、ワード同期をとる同期回路と、１ブロツク内のビツ
ト誤り位置を検出するため入力信号に対し演算を行うシ
ンドローム発生回路と、このシンドローム発生回路から
出力されるシンドロームにより１ブロツク内の特定なビ
ツト誤りの位置および誤り方を算出するビツト誤り検出
回路と、１ブロツク内の特定ビツトの位置を示すパルス
を発生するタイミング発生回路と、前記ビツト誤り検出
回路から出力されるビツト誤りの位置および誤り方を示
す情報信号を基にタイミング発生回路で送出されるパル
スの位置に誤り訂正パルスを出力する誤りパルス発生回
路と、シンドローム発生回路で演算している間発生する
データの伝送遅延時間を補正する遅延回路と、前記誤り
訂正パルス発生回路の出力信号を基に誤り訂正を行う誤
り訂正回路と、送信側で同期信号等を挿入した多重化信
号列に対して送信側より伝送された補助伝送信号を抽出
する分離化回路とを備えたことを特徴とする補助伝送信
号誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2861689A JP2792077B2 (ja) | 1989-02-09 | 1989-02-09 | 補助伝送信号誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2861689A JP2792077B2 (ja) | 1989-02-09 | 1989-02-09 | 補助伝送信号誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02209021A JPH02209021A (ja) | 1990-08-20 |
| JP2792077B2 true JP2792077B2 (ja) | 1998-08-27 |
Family
ID=12253487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2861689A Expired - Lifetime JP2792077B2 (ja) | 1989-02-09 | 1989-02-09 | 補助伝送信号誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792077B2 (ja) |
-
1989
- 1989-02-09 JP JP2861689A patent/JP2792077B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02209021A (ja) | 1990-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0409230B1 (en) | Phase matching circuit | |
| CZ295958B6 (cs) | Způsob synchronizace sekvence vysílaných a přijímaných symbolů v telekomunikačním systému | |
| JPH0946321A (ja) | データ通信方法及び装置 | |
| JP2792077B2 (ja) | 補助伝送信号誤り訂正回路 | |
| JP3373745B2 (ja) | 可変長フレーム同期方法およびその装置ならびに可変長フレーム送信側装置 | |
| US6763078B2 (en) | Device and method for burst synchronization and error detection | |
| JPH06252874A (ja) | ワード同期検出回路 | |
| JPH1013385A (ja) | パケットデータ誤り訂正方法及び装置並びにパケット受信装置 | |
| JP2783008B2 (ja) | フレーム同期装置 | |
| JP2755061B2 (ja) | フレーム同期方式 | |
| JP2705442B2 (ja) | 同期方式 | |
| JPS63172536A (ja) | 符号化率可変デイジタル通信装置 | |
| JP3220074B2 (ja) | 基地局間同期方法および装置 | |
| JPS61225940A (ja) | フレ−ム同期方式 | |
| JPH0379129A (ja) | シンドローム算出方式 | |
| JP2000332740A (ja) | フレーム同期方法及び装置 | |
| JP2973725B2 (ja) | サブフレーム同期信号検出回路 | |
| JP2692481B2 (ja) | フレーム同期回路 | |
| JPS6398238A (ja) | 高速フレーム同期方法 | |
| JP2591330B2 (ja) | 誤り訂正方式 | |
| JP2728410B2 (ja) | フレーム同期装置 | |
| JP3820073B2 (ja) | トリビュタリ信号伝送システム | |
| JPH04103235A (ja) | フレームパターン生成方式 | |
| US6553008B1 (en) | Multidirectional time-division multiplexing wireless data communications system | |
| JP2780503B2 (ja) | パリティチェック検出回路 |