JP2755061B2 - フレーム同期方式 - Google Patents
フレーム同期方式Info
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- JP2755061B2 JP2755061B2 JP4234449A JP23444992A JP2755061B2 JP 2755061 B2 JP2755061 B2 JP 2755061B2 JP 4234449 A JP4234449 A JP 4234449A JP 23444992 A JP23444992 A JP 23444992A JP 2755061 B2 JP2755061 B2 JP 2755061B2
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- Japan
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- circuit
- signal
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- synchronization
- correction
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- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル無線通信シ
ステムにおけるビットインタリーブ変換を行ったディジ
タル信号のフレーム同期方式に関する。
ステムにおけるビットインタリーブ変換を行ったディジ
タル信号のフレーム同期方式に関する。
【０００２】
【従来の技術】従来、ビットインタリーブ変換を行った
ディジタル信号のフレーム同期を確立するためには、図
２のような構成をとっていた。まず、送信側では、入力
信号を符号化回路１においてブロック符号に誤り訂正符
号化を行った後に、受信側で誤同期を防止するために、
特定ビット反転回路２Ａにて全てのワードに対してある
特定の位置のビットを反転する。インタリーブ回路３で
は、特定ビット反転回路２Ａの出力信号に対しインタリ
ーブ変換を行い、無線回線へ送出する。次に、受信側で
は、無線回線を介して伝送されてきた信号を（１−Ｎ）
変換回路で１列の信号からＮ列の信号列に変換する。こ
のＮ列の信号列はＮ個の割算回路５−１〜５−Ｎにて、
ある特定の生成多項式により割算され、次に誤同期防止
のため送信側である特定の位置のビットを反転したこと
による影響をシンドローム・パターン補正回路１６−１
〜１６−Ｎで補正し、さらに同期検出回路７−１〜７−
Ｎで同期が確立しているかどうかを判断する。タイミン
グ信号発生回路８では、Ｎ個の同期検出回路の同期が確
立している場合に出力される信号を入力し、これにより
インタリーブのフレームの区切りを表わすタイミング信
号を発生する。このタイミング信号を元にデインタリー
ブ回路９でインタリーブ逆変換を行い、また誤り訂正回
路１０では伝送路上で発生した誤りの訂正を行って信号
を出力していた。
ディジタル信号のフレーム同期を確立するためには、図
２のような構成をとっていた。まず、送信側では、入力
信号を符号化回路１においてブロック符号に誤り訂正符
号化を行った後に、受信側で誤同期を防止するために、
特定ビット反転回路２Ａにて全てのワードに対してある
特定の位置のビットを反転する。インタリーブ回路３で
は、特定ビット反転回路２Ａの出力信号に対しインタリ
ーブ変換を行い、無線回線へ送出する。次に、受信側で
は、無線回線を介して伝送されてきた信号を（１−Ｎ）
変換回路で１列の信号からＮ列の信号列に変換する。こ
のＮ列の信号列はＮ個の割算回路５−１〜５−Ｎにて、
ある特定の生成多項式により割算され、次に誤同期防止
のため送信側である特定の位置のビットを反転したこと
による影響をシンドローム・パターン補正回路１６−１
〜１６−Ｎで補正し、さらに同期検出回路７−１〜７−
Ｎで同期が確立しているかどうかを判断する。タイミン
グ信号発生回路８では、Ｎ個の同期検出回路の同期が確
立している場合に出力される信号を入力し、これにより
インタリーブのフレームの区切りを表わすタイミング信
号を発生する。このタイミング信号を元にデインタリー
ブ回路９でインタリーブ逆変換を行い、また誤り訂正回
路１０では伝送路上で発生した誤りの訂正を行って信号
を出力していた。
【０００３】
【発明が解決しようとする課題】この従来のインタリー
ブ用フレーム同期回路では、送信側で誤同期防止のため
に反転されるビットの位置が全てのワードにおいて同じ
であるため、（１−Ｎ）変換後のＮ列全ての信号列に対
してワード同期を確立し、タイミング信号発生回路にお
いては、Ｎ個の同期検出回路から同期が確立している場
合に出力される信号を入力し、これによりインタリーブ
のフレームの区切を表すタイミング信号を発生させなけ
ればならなかったので、割算回路がＮ個必要となり、回
路規模がたいへん大きくなるという欠点があった。
ブ用フレーム同期回路では、送信側で誤同期防止のため
に反転されるビットの位置が全てのワードにおいて同じ
であるため、（１−Ｎ）変換後のＮ列全ての信号列に対
してワード同期を確立し、タイミング信号発生回路にお
いては、Ｎ個の同期検出回路から同期が確立している場
合に出力される信号を入力し、これによりインタリーブ
のフレームの区切を表すタイミング信号を発生させなけ
ればならなかったので、割算回路がＮ個必要となり、回
路規模がたいへん大きくなるという欠点があった。
【０００４】
【課題を解決するための手段】本発明のフレーム同期方
式は、ブロック符号を用いて誤り訂正を行なう機能と、
バースト誤りの分散を図るインタリーブ変換を施す機能
とを有するディジタル無線通信システムのフレーム同期
方式において、送信側には、ブロック符号を用いて入力
信号を誤り訂正符号化し、符号語を出力する符号化回路
と、１ワード中のある任意の位置のビットを反転させる
可変ビット反転回路と、深さＮ（Ｎは自然数）のインタ
リーブ変換を行うインタリーブ回路とを備え、受信側に
は、タイミング信号に基づき受信信号１例をＮ列に変換
する（１−Ｎ）変換回路と、前記（１−Ｎ）変換回路に
てＮ列に変換された信号を入力しシンドローム・パター
ンを得る割算回路と、送信側で符号化後の信号に対して
任意の位置のビットを反転した信号に対応するシンドロ
ーム・パターンを補正する１個の補正回路を含むＮ個の
シンドローム・パターン補正回路と、前記シンドローム
・パターン補正回路からの補正されたシンドローム・パ
ターンによりワード同期を確立するＮ個の同期検出回路
と、前記Ｎ個の同期検出回路のうちどの同期検出回路で
同期が確立しているかを判定し、前記（１−Ｎ）変換回
路に入力される前記タイミング信号を発生するタイミン
グ信号発生回路と、送信側で行ったインタリーブ変換の
逆変換であるデインタリーブ変換を行うデインタリーブ
回路と、無線伝送路で生じた誤りを訂正する誤り訂正回
路とを備えている。
式は、ブロック符号を用いて誤り訂正を行なう機能と、
バースト誤りの分散を図るインタリーブ変換を施す機能
とを有するディジタル無線通信システムのフレーム同期
方式において、送信側には、ブロック符号を用いて入力
信号を誤り訂正符号化し、符号語を出力する符号化回路
と、１ワード中のある任意の位置のビットを反転させる
可変ビット反転回路と、深さＮ（Ｎは自然数）のインタ
リーブ変換を行うインタリーブ回路とを備え、受信側に
は、タイミング信号に基づき受信信号１例をＮ列に変換
する（１−Ｎ）変換回路と、前記（１−Ｎ）変換回路に
てＮ列に変換された信号を入力しシンドローム・パター
ンを得る割算回路と、送信側で符号化後の信号に対して
任意の位置のビットを反転した信号に対応するシンドロ
ーム・パターンを補正する１個の補正回路を含むＮ個の
シンドローム・パターン補正回路と、前記シンドローム
・パターン補正回路からの補正されたシンドローム・パ
ターンによりワード同期を確立するＮ個の同期検出回路
と、前記Ｎ個の同期検出回路のうちどの同期検出回路で
同期が確立しているかを判定し、前記（１−Ｎ）変換回
路に入力される前記タイミング信号を発生するタイミン
グ信号発生回路と、送信側で行ったインタリーブ変換の
逆変換であるデインタリーブ変換を行うデインタリーブ
回路と、無線伝送路で生じた誤りを訂正する誤り訂正回
路とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の一実施例のブロック図である。図
１に示す実施例は送信側は符号化回路１、可変ビット反
転回路２、インタリーブ回路３を備え、受信側は（１−
Ｎ）変換回路４、割算回路５、シンドローム・パターン
補正回路１６−１〜１６−Ｎ、同期検出回路７−１〜７
−Ｎ、タイミング信号検出回路８、デインタリーブ回路
９、誤り訂正回路１０を備えている。符号化回路１で
は、入力信号を誤り訂正符号化する。可変ビット反転回
路２では、受信側で誤同期を防止するため、符号化回路
１で符号化された後の信号の任意の位置のビットをイン
タリーブ回路３からのタイミング信号により反転する。
インタリーブ回路３では、可変ビット反転回路２からの
信号Ｎブロック分のビットに対してインタリーブ変換を
行い、無線回線へ送出する。
る。図１は、本発明の一実施例のブロック図である。図
１に示す実施例は送信側は符号化回路１、可変ビット反
転回路２、インタリーブ回路３を備え、受信側は（１−
Ｎ）変換回路４、割算回路５、シンドローム・パターン
補正回路１６−１〜１６−Ｎ、同期検出回路７−１〜７
−Ｎ、タイミング信号検出回路８、デインタリーブ回路
９、誤り訂正回路１０を備えている。符号化回路１で
は、入力信号を誤り訂正符号化する。可変ビット反転回
路２では、受信側で誤同期を防止するため、符号化回路
１で符号化された後の信号の任意の位置のビットをイン
タリーブ回路３からのタイミング信号により反転する。
インタリーブ回路３では、可変ビット反転回路２からの
信号Ｎブロック分のビットに対してインタリーブ変換を
行い、無線回線へ送出する。
【０００６】無線回線を介して伝送されてきた受信信号
は、（１−Ｎ）変換回路４及びデインタリーブ回路９に
入力される。（１−Ｎ）変換回路４では、受信信号をタ
イミング信号発生回路８からのタイミング信号を元にし
て１列の信号からＮ列の信号列に変換する。このＮ列の
信号列のうち、いずれか１列の信号が割算回路５に入力
され、ある特定の生成多項式により割算される。シンド
ローム・パターン補正回路６−１〜６−Ｎでは、送信側
において符号化後に可変ビット反転回路２における任意
のビットの反転がシンドローム・パターンに及ぼす影響
を取り除くように割算回路５からの出力を送信側の可変
ビット反転回路２で反転されたビットの位置によってそ
れぞれ補正して出力する。補正されたシンドローム・パ
ターンは同期検出回路７−１〜７−Ｎにそれぞれ入力さ
れ、シンドローム・パターンが全て“０”にである確率
があるしきい値以上であるかどうかを判断し、正しくワ
ード同期が確立しているかどうかを検出する。タイミン
グ信号発生回路８では、Ｎ個の同期検出回路７−１〜７
−Ｎからの検出結果により、（１−Ｎ）変換回路４にて
Ｎ列に変換され割算回路５に入力された信号が、Ｎ個の
シンドローム・パターン補正回路６−１〜６−Ｎのうち
どの補正回路で正しく補正されているかを判断すること
により、インタリーブのフレーム周期のタイミング信号
を発生する。このタイミング信号に基づき、デインタリ
ーブ回路９ではインタリーブ逆変換を行う。誤り訂正回
路１０ではインタリーブにより誤りが分散された信号を
逆変換して、伝送路上でバースト的に誤りが発生した信
号の誤りを訂正する。
は、（１−Ｎ）変換回路４及びデインタリーブ回路９に
入力される。（１−Ｎ）変換回路４では、受信信号をタ
イミング信号発生回路８からのタイミング信号を元にし
て１列の信号からＮ列の信号列に変換する。このＮ列の
信号列のうち、いずれか１列の信号が割算回路５に入力
され、ある特定の生成多項式により割算される。シンド
ローム・パターン補正回路６−１〜６−Ｎでは、送信側
において符号化後に可変ビット反転回路２における任意
のビットの反転がシンドローム・パターンに及ぼす影響
を取り除くように割算回路５からの出力を送信側の可変
ビット反転回路２で反転されたビットの位置によってそ
れぞれ補正して出力する。補正されたシンドローム・パ
ターンは同期検出回路７−１〜７−Ｎにそれぞれ入力さ
れ、シンドローム・パターンが全て“０”にである確率
があるしきい値以上であるかどうかを判断し、正しくワ
ード同期が確立しているかどうかを検出する。タイミン
グ信号発生回路８では、Ｎ個の同期検出回路７−１〜７
−Ｎからの検出結果により、（１−Ｎ）変換回路４にて
Ｎ列に変換され割算回路５に入力された信号が、Ｎ個の
シンドローム・パターン補正回路６−１〜６−Ｎのうち
どの補正回路で正しく補正されているかを判断すること
により、インタリーブのフレーム周期のタイミング信号
を発生する。このタイミング信号に基づき、デインタリ
ーブ回路９ではインタリーブ逆変換を行う。誤り訂正回
路１０ではインタリーブにより誤りが分散された信号を
逆変換して、伝送路上でバースト的に誤りが発生した信
号の誤りを訂正する。
【０００７】さて、伝送路上での誤りがない場合には、
（１−Ｎ）変換回路４にてＮ列に変換されるそれぞれの
信号列は、送信側の可変ビット反転回路２の出力であ
る、任意の位置のビットが反転された符号語となってい
る。また、（１−Ｎ）変換回路４にてＮ列の信号列に変
換するタイミングは、ワード同期が確立してタイミング
信号発生回路８からのタイミング信号が供給されるまで
フリーラン状態にある。したがって、インタリーブのフ
レームの先頭ビットがＮ列の信号列のどの信号列に入力
されるか一意に決まらず、Ｎ通りの場合がある。割算回
路５から出力される結果にもＮ通りの場合がある。
（１−Ｎ）変換回路４にてＮ列に変換されるそれぞれの
信号列は、送信側の可変ビット反転回路２の出力であ
る、任意の位置のビットが反転された符号語となってい
る。また、（１−Ｎ）変換回路４にてＮ列の信号列に変
換するタイミングは、ワード同期が確立してタイミング
信号発生回路８からのタイミング信号が供給されるまで
フリーラン状態にある。したがって、インタリーブのフ
レームの先頭ビットがＮ列の信号列のどの信号列に入力
されるか一意に決まらず、Ｎ通りの場合がある。割算回
路５から出力される結果にもＮ通りの場合がある。
【０００８】ここで、伝送路上での誤りはないものと
し、送信側の可変ビット反転回路２で反転されるビット
の位置が全て同じ場合には、割算回路５から出力される
シンドローム・パターンはＮ通りのいずれの場合も同じ
ものとなり、インタリーブのフレームの区切りを検出す
ることはできないが、送信側の可変ビット反転回路２で
反転されるビット位置を、１つのインタリーブのフレー
ムを構成するＮ個のワード毎に全て異ならせることによ
り、割算回路５に入力される信号がＮ列のうちいずれの
信号であるかによって割算回路５から出力されるシンド
ローム・パターンはそれぞれ異なる。よって、可変ビッ
ト反転回路２で任意のビットが反転されたことによりシ
ンドローム・パターンへの影響を打ち消すための補正方
法は、ビット反転位置がＮ通りあるのでＮ個存在する。
このＮ個の補正方法をシンドローム・パターン補正回路
６−１〜６−Ｎとして用意しておけば、例えばシンドロ
ーム・ワターン補正回路のｉ番目が反転しているとすれ
ば、そのｉ番目のシンドローム・パターン補正回路のみ
で正しく補正が行われ、同期検出回路７−１〜７−Ｎに
て同期が確立していることが検出されるのは１列だけで
ある。このことから、割算回路５に入力された信号列
が、インタリーブのフレームを構成するＮ個のワードの
うち何番目のワードであるかが分かり、デインタリーブ
の基準となるタイミング信号を発生することができる。
し、送信側の可変ビット反転回路２で反転されるビット
の位置が全て同じ場合には、割算回路５から出力される
シンドローム・パターンはＮ通りのいずれの場合も同じ
ものとなり、インタリーブのフレームの区切りを検出す
ることはできないが、送信側の可変ビット反転回路２で
反転されるビット位置を、１つのインタリーブのフレー
ムを構成するＮ個のワード毎に全て異ならせることによ
り、割算回路５に入力される信号がＮ列のうちいずれの
信号であるかによって割算回路５から出力されるシンド
ローム・パターンはそれぞれ異なる。よって、可変ビッ
ト反転回路２で任意のビットが反転されたことによりシ
ンドローム・パターンへの影響を打ち消すための補正方
法は、ビット反転位置がＮ通りあるのでＮ個存在する。
このＮ個の補正方法をシンドローム・パターン補正回路
６−１〜６−Ｎとして用意しておけば、例えばシンドロ
ーム・ワターン補正回路のｉ番目が反転しているとすれ
ば、そのｉ番目のシンドローム・パターン補正回路のみ
で正しく補正が行われ、同期検出回路７−１〜７−Ｎに
て同期が確立していることが検出されるのは１列だけで
ある。このことから、割算回路５に入力された信号列
が、インタリーブのフレームを構成するＮ個のワードの
うち何番目のワードであるかが分かり、デインタリーブ
の基準となるタイミング信号を発生することができる。
【０００９】
【発明の効果】以上説明したように本発明のフレーム同
期方式では、受信側で誤同期防止のために行われるビッ
トの反転位置を、インタリーブのフレームを構成するＮ
個のワード毎に全て異ならせることにより、インタリー
ブのフレーム同期を確立するために割算回路をＮ個分用
意する必要がなく、従来に比べて回路規模を縮小できる
という効果がある。
期方式では、受信側で誤同期防止のために行われるビッ
トの反転位置を、インタリーブのフレームを構成するＮ
個のワード毎に全て異ならせることにより、インタリー
ブのフレーム同期を確立するために割算回路をＮ個分用
意する必要がなく、従来に比べて回路規模を縮小できる
という効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のフレーム同期方式のブロック図である。
１ 符号化回路 ２ ァヘンビット反転回路 ２Ａ 特定ビット反転回路 ３ インタリーブ回路 ４ （１−Ｎ）変換回路 ５ 割算回路 ６−１〜６−Ｎ，１６−１〜１６−Ｎ シンドローム
・パターン補正回路 ７−１〜７−Ｎ 同期検出回路 ８ タイミング信号発生回路 ９ デインタリーブ回路 １０ 誤り訂正回路
・パターン補正回路 ７−１〜７−Ｎ 同期検出回路 ８ タイミング信号発生回路 ９ デインタリーブ回路 １０ 誤り訂正回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/08 H03M 13/22 H04L 1/00
Claims (2)
- 【請求項１】 ブロック符号を用いて誤り訂正を行なう
機能と、バースト誤りの分散を図るインタリーブ変換を
施す機能とを有するディジタル無線通信システムのフレ
ーム同期方式において、送信側には、ブロック符号を用
いて入力信号を誤り訂正符号化し、符号語を出力する符
号化回路と、１ワード中のある任意の位置のビットを反
転させる可変ビット反転回路と、深さＮ（Ｎは自然数）
のインタリーブ変換を行うインタリーブ回路とを備え、
受信側には、タイミング信号に基づき受信信号１例をＮ
列に変換する（１−Ｎ）変換回路と、前記（１−Ｎ）変
換回路にてＮ列に変換された信号を入力しシンドローム
・パターンを得る割算回路と、送信側で符号化後の信号
に対して任意の位置のビットを反転した信号に対応する
シンドローム・パターンを補正する１個の補正回路を含
むＮ個のシンドローム・パターン補正回路と、前記シン
ドローム・パターン補正回路からの補正されたシンドロ
ーム・パターンによりワード同期を確立するＮ個の同期
検出回路と、前記Ｎ個の同期検出回路のうちどの同期検
出回路で同期が確立しているかを判定し、前記（１−
Ｎ）変換回路に入力される前記タイミング信号を発生す
るタイミング信号発生回路と、送信側で行ったインタリ
ーブ変換の逆変換であるデインタリーブ変換を行うデイ
ンタリーブ回路と、無線伝送路で生じた誤りを訂正する
誤り訂正回路とを備えていることを特徴とするフレーム
同期方式。 - 【請求項２】 前記可変ビット反転回路が反転させるビ
ットの位置をインタリーブのフレームを構成するＮ個の
ワード毎に異ならせることにより受信側でフレーム同期
を確立することを特徴とする請求項１記載のフレーム同
期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234449A JP2755061B2 (ja) | 1992-09-02 | 1992-09-02 | フレーム同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234449A JP2755061B2 (ja) | 1992-09-02 | 1992-09-02 | フレーム同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685808A JPH0685808A (ja) | 1994-03-25 |
| JP2755061B2 true JP2755061B2 (ja) | 1998-05-20 |
Family
ID=16971180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4234449A Expired - Lifetime JP2755061B2 (ja) | 1992-09-02 | 1992-09-02 | フレーム同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755061B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145945A (ja) | 1997-11-12 | 1999-05-28 | Fujitsu Ltd | 符号化フレーム同期方法及び符号化フレーム同期回路 |
| BR0006859B1 (pt) | 1999-06-25 | 2015-02-10 | Samsung Electronics Co Ltd | Aparelho e método para codificação de canal e multiplexação em sistema de comunicação cdma e dispositivo para recepção de canal |
-
1992
- 1992-09-02 JP JP4234449A patent/JP2755061B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685808A (ja) | 1994-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980203 |