JP2755067B2 - フレーム同期回路 - Google Patents
フレーム同期回路Info
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- JP2755067B2 JP2755067B2 JP4256976A JP25697692A JP2755067B2 JP 2755067 B2 JP2755067 B2 JP 2755067B2 JP 4256976 A JP4256976 A JP 4256976A JP 25697692 A JP25697692 A JP 25697692A JP 2755067 B2 JP2755067 B2 JP 2755067B2
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- Japan
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- circuit
- pattern
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- signal
- timing signal
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル無線通信に
おけるインタリーブのフレーム同期に利用する。
おけるインタリーブのフレーム同期に利用する。
【０００２】本発明は、ブロック符号を用いて誤り訂正
を行いインタリーブするときに変調器のスペクトラムを
平滑にすることができるフレーム同期回路に関する。
を行いインタリーブするときに変調器のスペクトラムを
平滑にすることができるフレーム同期回路に関する。
【０００３】
【従来の技術】従来、インタリーブのフレーム同期を確
立するフレーム同期回路は図２に示すように構成され、
送信側では、入力信号に対しスクランブル回路３がスク
ランブル・パターンを付加した後、符号化回路１におい
てブロック符号に誤り訂正符号化を行い、受信側で誤同
期防止のためのビット操作を行っていた。また、インタ
リーブ回路２では、符号化回路１からの信号に対しイン
タリーブ変換を行い無線回線に送出していた。
立するフレーム同期回路は図２に示すように構成され、
送信側では、入力信号に対しスクランブル回路３がスク
ランブル・パターンを付加した後、符号化回路１におい
てブロック符号に誤り訂正符号化を行い、受信側で誤同
期防止のためのビット操作を行っていた。また、インタ
リーブ回路２では、符号化回路１からの信号に対しイン
タリーブ変換を行い無線回線に送出していた。
【０００４】一方、受信側では、無線回線を介して伝送
された信号を１−Ｎ変換回路４で１列の信号からＮ列の
信号列に変換し、このＮ列の信号列はＮ個の割算回路５
−１〜５−Ｎにてある特定の生成多項式により割算さ
れ、次に誤同期防止のために送信側で操作された影響を
シンドローム・パターン補正回路６−１〜６−Ｎで補正
し、さらに、同期検出回路７−１〜７−Ｎで同期が確立
しているか否かを判断し、タイミング信号発生回路８で
Ｎ個の同期検出回路７−１〜７−Ｎから同期が確立して
いる場合に出力される信号を入力し、これによりインタ
リーブのフレームの区切りを表すタイミング信号を発生
していた。このタイミング信号を元にデインタリーブ回
路１０でインタリーブ逆変換を行い、誤り訂正回路１１
で伝送路上で発生した誤り訂正を行い、さらにデスクラ
ンブル回路９でデスクランブルを行って信号を出力して
いた。
された信号を１−Ｎ変換回路４で１列の信号からＮ列の
信号列に変換し、このＮ列の信号列はＮ個の割算回路５
−１〜５−Ｎにてある特定の生成多項式により割算さ
れ、次に誤同期防止のために送信側で操作された影響を
シンドローム・パターン補正回路６−１〜６−Ｎで補正
し、さらに、同期検出回路７−１〜７−Ｎで同期が確立
しているか否かを判断し、タイミング信号発生回路８で
Ｎ個の同期検出回路７−１〜７−Ｎから同期が確立して
いる場合に出力される信号を入力し、これによりインタ
リーブのフレームの区切りを表すタイミング信号を発生
していた。このタイミング信号を元にデインタリーブ回
路１０でインタリーブ逆変換を行い、誤り訂正回路１１
で伝送路上で発生した誤り訂正を行い、さらにデスクラ
ンブル回路９でデスクランブルを行って信号を出力して
いた。
【０００５】
【発明が解決しようとする課題】このような従来のイン
タリーブ用フレーム同期回路では、スクランブル後の信
号に対してインタリーブ変換を行っているため、軽負荷
の場合などに同じ値のビットが連続する可能性を高く、
これにより変調器のスペクトラムが平滑化されない欠点
があった。
タリーブ用フレーム同期回路では、スクランブル後の信
号に対してインタリーブ変換を行っているため、軽負荷
の場合などに同じ値のビットが連続する可能性を高く、
これにより変調器のスペクトラムが平滑化されない欠点
があった。
【０００６】本発明はこのような問題を解決するもの
で、軽負荷の場合であっても同じ値のビットが連続する
ことを抑え、変調器のスペクトラムを平滑にすることが
できるフレーム同期回路を提供することを目的とする。
で、軽負荷の場合であっても同じ値のビットが連続する
ことを抑え、変調器のスペクトラムを平滑にすることが
できるフレーム同期回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、送信側と受信
側とが無線伝送路を介して接続され、ブロック符号を用
いて誤り訂正を行う手段と、バースト誤りが発生したと
きに誤りを分散するためのインタリーブ変換を行う手段
とを備えたフレーム同期回路において、前記送信側に、
ブロック符号を用いて入力信号の誤り訂正符号化を行い
符号語を出力する符号化回路と、深さＮ（Ｎ：自然数）
のインタリーブ変換を行うインタリーブ回路と、このイ
ンタリーブ回路の出力に対してスクランブル・パターン
を付加するスクランブル回路とを備え、前記受信側に、
タイミング信号に基づき受信信号１列をＮ列に変換する
１−Ｎ変換回路と、この１−Ｎ変換回路にてＮ列に変換
された信号を入力しシンドローム・パターンを取得する
Ｎ個の割算回路と、前記送信側でインタリーブ変換後の
信号に対してスクランブル・パターンを付加したことを
考慮して前記割算回路からのシンドローム・パターンを
補正するＮ個のシンドローム・パターン補正回路と、こ
のシンドローム・パターン補正回路からの補正されたシ
ンドローム・パターンによりワード同期を確立するＮ個
の同期検出回路と、このＮ個の同期検出回路のうちどの
同期検出回路で同期が確立されているかを判定し、前記
１−Ｎ変換回路へのタイミング信号を発生するタイミン
グ信号発生回路と、このタイミング信号発生回路からの
タイミング信号をもとにして送信側のスクランブル・パ
ターンと同じパターンによりデスクランブルを施すデス
クランブル回路と、前記送信側でのインタリーブ変換の
逆変換を行うデインタリーブ回路と、前記無線伝送路上
で生じた誤りの訂正を行う誤り訂正回路とを備えたこと
を特徴とする。
側とが無線伝送路を介して接続され、ブロック符号を用
いて誤り訂正を行う手段と、バースト誤りが発生したと
きに誤りを分散するためのインタリーブ変換を行う手段
とを備えたフレーム同期回路において、前記送信側に、
ブロック符号を用いて入力信号の誤り訂正符号化を行い
符号語を出力する符号化回路と、深さＮ（Ｎ：自然数）
のインタリーブ変換を行うインタリーブ回路と、このイ
ンタリーブ回路の出力に対してスクランブル・パターン
を付加するスクランブル回路とを備え、前記受信側に、
タイミング信号に基づき受信信号１列をＮ列に変換する
１−Ｎ変換回路と、この１−Ｎ変換回路にてＮ列に変換
された信号を入力しシンドローム・パターンを取得する
Ｎ個の割算回路と、前記送信側でインタリーブ変換後の
信号に対してスクランブル・パターンを付加したことを
考慮して前記割算回路からのシンドローム・パターンを
補正するＮ個のシンドローム・パターン補正回路と、こ
のシンドローム・パターン補正回路からの補正されたシ
ンドローム・パターンによりワード同期を確立するＮ個
の同期検出回路と、このＮ個の同期検出回路のうちどの
同期検出回路で同期が確立されているかを判定し、前記
１−Ｎ変換回路へのタイミング信号を発生するタイミン
グ信号発生回路と、このタイミング信号発生回路からの
タイミング信号をもとにして送信側のスクランブル・パ
ターンと同じパターンによりデスクランブルを施すデス
クランブル回路と、前記送信側でのインタリーブ変換の
逆変換を行うデインタリーブ回路と、前記無線伝送路上
で生じた誤りの訂正を行う誤り訂正回路とを備えたこと
を特徴とする。
【０００８】
【作用】送信側で符号化回路がブロック符号を用いて入
力信号を誤り訂正符号化して符号語を出力し、インタリ
ーブ回路が深さＮ（Ｎ：自然数）のインタリーブ変換を
行い、スクランブル回路がインタリーブ回路の出力に対
してスクランブル・パターンを付加して送信する。受信
側では、１−Ｎ変換回路がタイミング信号に基づき受信
信号１列をＮ列に変換し、Ｎ個の割算回路が１−Ｎ変換
回路にてＮ列に変換された信号を入力しシンドローム・
パターンを得る。次いで、Ｎ個のシンドローム・パター
ン補正回路が送信側でインタリーブ変換後の信号に対し
てスクランブル・パターンを付加したことを考慮して割
算回路からのシンドローム・パターンを補正し、Ｎ個の
同期検出回路がシンドローム・パターン補正回路からの
補正されたシンドローム・パターンによりワード同期を
確立する。さらに、タイミング信号発生回路がＮ個の同
期検出回路のうちどの同期検出回路で同期が確立してい
るかを判断し、１−Ｎ変換回路に入力されるタイミング
信号を発生し、デスクランブル回路がタイミング信号発
生回路からのタイミング信号をもとにして送信側のスク
ランブル・パターンと同じパターンによりデスクランブ
ルを施し、デインタリーブ回路が送信側で行ったインタ
リーブ変換の逆変換であるデインタリーブ変換を行い、
誤り訂正回路が無線伝送路で生じた誤りを訂正する。
力信号を誤り訂正符号化して符号語を出力し、インタリ
ーブ回路が深さＮ（Ｎ：自然数）のインタリーブ変換を
行い、スクランブル回路がインタリーブ回路の出力に対
してスクランブル・パターンを付加して送信する。受信
側では、１−Ｎ変換回路がタイミング信号に基づき受信
信号１列をＮ列に変換し、Ｎ個の割算回路が１−Ｎ変換
回路にてＮ列に変換された信号を入力しシンドローム・
パターンを得る。次いで、Ｎ個のシンドローム・パター
ン補正回路が送信側でインタリーブ変換後の信号に対し
てスクランブル・パターンを付加したことを考慮して割
算回路からのシンドローム・パターンを補正し、Ｎ個の
同期検出回路がシンドローム・パターン補正回路からの
補正されたシンドローム・パターンによりワード同期を
確立する。さらに、タイミング信号発生回路がＮ個の同
期検出回路のうちどの同期検出回路で同期が確立してい
るかを判断し、１−Ｎ変換回路に入力されるタイミング
信号を発生し、デスクランブル回路がタイミング信号発
生回路からのタイミング信号をもとにして送信側のスク
ランブル・パターンと同じパターンによりデスクランブ
ルを施し、デインタリーブ回路が送信側で行ったインタ
リーブ変換の逆変換であるデインタリーブ変換を行い、
誤り訂正回路が無線伝送路で生じた誤りを訂正する。
【０００９】これにより、特別な回路を追加することな
く、無線区間に送出される信号のランダム性を高めるこ
とができ、軽負荷の場合であっても無線区間の符号に同
一符号が連続する可能性がきわめて小さくなり、変調器
のスペクトラムを平滑にすることができる。
く、無線区間に送出される信号のランダム性を高めるこ
とができ、軽負荷の場合であっても無線区間の符号に同
一符号が連続する可能性がきわめて小さくなり、変調器
のスペクトラムを平滑にすることができる。
【００１０】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。
る。図１は本発明実施例の構成を示すブロック図であ
る。
【００１１】本発明実施例は、送信側と受信側とが無線
伝送路を介して接続され、送信側に、ブロック符号を用
いて入力信号の誤り訂正符号化を行い符号語を出力する
符号化回路１と、深さＮ（Ｎ：自然数）のインタリーブ
変換を行うインタリーブ回路２と、このインタリーブ回
路２の出力に対してスクランブル・パターンを付加する
スクランブル回路３とを備え、受信側に、タイミング信
号に基づき受信信号１列をＮ列に変換する１−Ｎ変換回
路４と、この１−Ｎ変換回路４にてＮ列に変換された信
号を入力しシンドローム・パターンを取得するＮ個の割
算回路５−１〜５−Ｎと、送信側でインタリーブ変換後
の信号に対してスクランブル・パターンを付加したこと
を考慮して割算回路５−１〜５−Ｎからのシンドローム
・パターンを補正するＮ個のシンドローム・パターン補
正回路６−１〜６−Ｎと、このシンドローム・パターン
補正回路６−１〜６−Ｎからの補正されたシンドローム
・パターンによりワード同期を確立するＮ個の同期検出
回路７−１〜７−Ｎと、このＮ個の同期検出回路７−１
〜７−Ｎのうちどの同期検出回路で同期が確立されてい
るかを判定し、１−Ｎ変換回路４へのタイミング信号を
発生するタイミング信号発生回路８と、このタイミング
信号発生回路８からのタイミング信号をもとにして送信
側のスクランブル・パターンと同じパターンによりデス
クランブルを施すデスクランブル回路９と、送信側での
インタリーブ変換の逆変換を行うデインタリーブ回路１
０と、無線伝送路上で生じた誤りの訂正を行う誤り訂正
回路１１とを備える。
伝送路を介して接続され、送信側に、ブロック符号を用
いて入力信号の誤り訂正符号化を行い符号語を出力する
符号化回路１と、深さＮ（Ｎ：自然数）のインタリーブ
変換を行うインタリーブ回路２と、このインタリーブ回
路２の出力に対してスクランブル・パターンを付加する
スクランブル回路３とを備え、受信側に、タイミング信
号に基づき受信信号１列をＮ列に変換する１−Ｎ変換回
路４と、この１−Ｎ変換回路４にてＮ列に変換された信
号を入力しシンドローム・パターンを取得するＮ個の割
算回路５−１〜５−Ｎと、送信側でインタリーブ変換後
の信号に対してスクランブル・パターンを付加したこと
を考慮して割算回路５−１〜５−Ｎからのシンドローム
・パターンを補正するＮ個のシンドローム・パターン補
正回路６−１〜６−Ｎと、このシンドローム・パターン
補正回路６−１〜６−Ｎからの補正されたシンドローム
・パターンによりワード同期を確立するＮ個の同期検出
回路７−１〜７−Ｎと、このＮ個の同期検出回路７−１
〜７−Ｎのうちどの同期検出回路で同期が確立されてい
るかを判定し、１−Ｎ変換回路４へのタイミング信号を
発生するタイミング信号発生回路８と、このタイミング
信号発生回路８からのタイミング信号をもとにして送信
側のスクランブル・パターンと同じパターンによりデス
クランブルを施すデスクランブル回路９と、送信側での
インタリーブ変換の逆変換を行うデインタリーブ回路１
０と、無線伝送路上で生じた誤りの訂正を行う誤り訂正
回路１１とを備える。
【００１２】次に、このように構成された本発明実施例
について図面を参照して説明する。
について図面を参照して説明する。
【００１３】送信側では、符号化回路１が入力信号を誤
り訂正符号化し、インタリーブ回路２が符号化回路１か
らのブロック符号化された信号Ｎブロック分のビットに
対してインタリーブ変換を行う。次いで、スクランブル
回路３がインタリーブ変換後の信号に対してインタリー
ブのフレームと同周期のスクランブル・パターンを付加
して無線回線へ送出する。
り訂正符号化し、インタリーブ回路２が符号化回路１か
らのブロック符号化された信号Ｎブロック分のビットに
対してインタリーブ変換を行う。次いで、スクランブル
回路３がインタリーブ変換後の信号に対してインタリー
ブのフレームと同周期のスクランブル・パターンを付加
して無線回線へ送出する。
【００１４】無線回線を介して伝送されてきた受信信号
は、受信側の１−Ｎ変換回路４およびデスクランブル回
路９に入力される。
は、受信側の１−Ｎ変換回路４およびデスクランブル回
路９に入力される。
【００１５】１−Ｎ変換回路４では、受信信号をタイミ
ング信号発生回路８からのタイミング信号を元にして１
列の信号からＮ列の信号列に変換する。このＮ列の信号
列はＮ個の割算回路５−１〜５−Ｎにてある特定の生成
多項式により割算される。シンドローム・パターン補正
回路６−１〜６−Ｎでは、送信側において符号化後にス
クランブル回路３にて付加されたスクランブル・パター
ンがシンドローム・パターンに及ぼす影響を取り除くよ
うにＮ個の割算回路５−１〜５−Ｎからの出力をそれぞ
れ同じように補正して出力する。補正されたシンドロー
ム・パターンは同期検出回路７−１〜７−Ｎにそれぞれ
入力され、シンドローム、パターンが全て“０”である
確率があるしきい値以上であるかどうかを判断し、正し
くワード同期が確立しているかどうかを検出する。
ング信号発生回路８からのタイミング信号を元にして１
列の信号からＮ列の信号列に変換する。このＮ列の信号
列はＮ個の割算回路５−１〜５−Ｎにてある特定の生成
多項式により割算される。シンドローム・パターン補正
回路６−１〜６−Ｎでは、送信側において符号化後にス
クランブル回路３にて付加されたスクランブル・パター
ンがシンドローム・パターンに及ぼす影響を取り除くよ
うにＮ個の割算回路５−１〜５−Ｎからの出力をそれぞ
れ同じように補正して出力する。補正されたシンドロー
ム・パターンは同期検出回路７−１〜７−Ｎにそれぞれ
入力され、シンドローム、パターンが全て“０”である
確率があるしきい値以上であるかどうかを判断し、正し
くワード同期が確立しているかどうかを検出する。
【００１６】タイミング信号発生回路８では、Ｎ個の同
期検出回路７−１〜７−Ｎからの検出結果よりＮ列に変
換されたＮ列の信号列のうち、どの信号列で同期が確立
しているかを判断し、インタリーブのフレーム周期のタ
イミング信号を発生する。このタイミング信号に基づ
き、デスクランブル回路９では送信側のスクランブル回
路３で付加されたスクランブル・パターンと同じパター
ンによりデスクランブルを施し、また、デインタリーブ
回路１０ではインタリーブ逆変換を行う。これにより伝
送路上でバースト的に誤りが発生した場合には誤りが分
散され、誤り訂正回路１１にて誤りを訂正する。
期検出回路７−１〜７−Ｎからの検出結果よりＮ列に変
換されたＮ列の信号列のうち、どの信号列で同期が確立
しているかを判断し、インタリーブのフレーム周期のタ
イミング信号を発生する。このタイミング信号に基づ
き、デスクランブル回路９では送信側のスクランブル回
路３で付加されたスクランブル・パターンと同じパター
ンによりデスクランブルを施し、また、デインタリーブ
回路１０ではインタリーブ逆変換を行う。これにより伝
送路上でバースト的に誤りが発生した場合には誤りが分
散され、誤り訂正回路１１にて誤りを訂正する。
【００１７】ここで、１−Ｎ変換回路４にてＮ列の信号
列に変換するタイミングは、ワード同期が確立してタイ
ミング信号発生回路８からのタイミング信号が供給され
るまでフリーラン状態にあるため、インタリーブのフレ
ームの先頭ビットがＮ列の信号列のどの信号列に入力さ
れるか一意に決まらず、Ｎ通りの場合がある。ところ
が、送信側のスクランブル回路３で付加されるスクラン
ブル・パターンはインタリーブのフレーム周期のランダ
ム・パターンとなっているため、受信側の１−Ｎ変換回
路４で得られるＮ列の信号列を割算回路５−１〜５−Ｎ
に入力して得られる結果は伝送路上で誤りがない場合で
もそれぞれ異なる。
列に変換するタイミングは、ワード同期が確立してタイ
ミング信号発生回路８からのタイミング信号が供給され
るまでフリーラン状態にあるため、インタリーブのフレ
ームの先頭ビットがＮ列の信号列のどの信号列に入力さ
れるか一意に決まらず、Ｎ通りの場合がある。ところ
が、送信側のスクランブル回路３で付加されるスクラン
ブル・パターンはインタリーブのフレーム周期のランダ
ム・パターンとなっているため、受信側の１−Ｎ変換回
路４で得られるＮ列の信号列を割算回路５−１〜５−Ｎ
に入力して得られる結果は伝送路上で誤りがない場合で
もそれぞれ異なる。
【００１８】これは、Ｎ列の信号列に分周された時点で
みた場合、各信号列によりスクランブル・パターンが異
なるためである。Ｎ列の各信号列のシンドローム・パタ
ーンが受ける影響を打ち消すための補正方法を一つ選び
出し、その補正と同じ方法でＮ列全て同様にシンドロー
ム・パターンを補正した場合、同期検出回路７−１〜７
−Ｎにて同期が確立していることが検出されるのは１列
だけであるので、このとことからＮ列のうちどの信号列
がインタリーブのフレームの先頭ビットを含んでいるか
が分かり、デスクランブル、およびデインタリーブの基
準となるタイミング信号を発生することができる。
みた場合、各信号列によりスクランブル・パターンが異
なるためである。Ｎ列の各信号列のシンドローム・パタ
ーンが受ける影響を打ち消すための補正方法を一つ選び
出し、その補正と同じ方法でＮ列全て同様にシンドロー
ム・パターンを補正した場合、同期検出回路７−１〜７
−Ｎにて同期が確立していることが検出されるのは１列
だけであるので、このとことからＮ列のうちどの信号列
がインタリーブのフレームの先頭ビットを含んでいるか
が分かり、デスクランブル、およびデインタリーブの基
準となるタイミング信号を発生することができる。
【００１９】
【発明の効果】以上説明したように本発明によれば、イ
ンタリーブ変換を行った後にスクランブル・パターンを
付加することにより、特別な回路を追加することなく無
線区間に送出される信号のランダム性を高めることがで
き、軽負荷の場合などでも変調器のスペクトラムを平滑
にすることができる効果がある。
ンタリーブ変換を行った後にスクランブル・パターンを
付加することにより、特別な回路を追加することなく無
線区間に送出される信号のランダム性を高めることがで
き、軽負荷の場合などでも変調器のスペクトラムを平滑
にすることができる効果がある。
【図１】本発明実施例の構成を示すブロック図。
【図２】従来例の構成を示すブロック図。
１ 符号化回路 ２ インタリーブ回路 ３ スクランブル回路 ４ １−Ｎ変換回路 ５−１〜５−Ｎ 割算回路 ６−１〜６−Ｎ シンドローム・パターン補正回路 ７−１〜７−Ｎ 同期検出回路 ８ タイミング信号発生回路 ９ デスクランブル回路 １０ デインタリーブ回路 １１ 誤り訂正回路
フロントページの続き (56)参考文献 特開 平４−25259（ＪＰ，Ａ) 特開 昭63−77233（ＪＰ，Ａ) 特開 平４−293331（ＪＰ，Ａ) 特開 平３−268518（ＪＰ，Ａ) 特開 平４−172731（ＪＰ，Ａ) 特開 平５−122109（ＪＰ，Ａ) 特開 平２−213241（ＪＰ，Ａ) 特開 平６−85808（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/08 H03M 13/22 H04L 1/00
Claims (1)
- 【請求項１】 送信側と受信側とが無線伝送路を介して
接続され、 ブロック符号を用いて誤り訂正を行う手段と、バースト
誤りが発生したときに誤りを分散するためのインタリー
ブ変換を行う手段とを備えたフレーム同期回路におい
て、 前記送信側に、 ブロック符号を用いて入力信号の誤り訂正符号化を行い
符号語を出力する符号化回路と、 深さＮ（Ｎ：自然数）のインタリーブ変換を行うインタ
リーブ回路と、 このインタリーブ回路の出力に対してスクランブル・パ
ターンを付加するスクランブル回路とを備え、 前記受信側に、 タイミング信号に基づき受信信号１列をＮ列に変換する
１−Ｎ変換回路と、 この１−Ｎ変換回路にてＮ列に変換された信号を入力し
シンドローム・パターンを取得するＮ個の割算回路と、 前記送信側でインタリーブ変換後の信号に対してスクラ
ンブル・パターンを付加したことを考慮して前記割算回
路からのシンドローム・パターンを補正するＮ個のシン
ドローム・パターン補正回路と、 このシンドローム・パターン補正回路からの補正された
シンドローム・パターンによりワード同期を確立するＮ
個の同期検出回路と、 このＮ個の同期検出回路のうちどの同期検出回路で同期
が確立されているかを判定し、前記１−Ｎ変換回路への
タイミング信号を発生するタイミング信号発生回路と、 このタイミング信号発生回路からのタイミング信号をも
とにして送信側のスクランブル・パターンと同じパター
ンによりデスクランブルを施すデスクランブル回路と、 前記送信側でのインタリーブ変換の逆変換を行うデイン
タリーブ回路と、 前記無線伝送路上で生じた誤りの訂正を行う誤り訂正回
路とを備えたことを特徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256976A JP2755067B2 (ja) | 1992-09-25 | 1992-09-25 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256976A JP2755067B2 (ja) | 1992-09-25 | 1992-09-25 | フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112928A JPH06112928A (ja) | 1994-04-22 |
| JP2755067B2 true JP2755067B2 (ja) | 1998-05-20 |
Family
ID=17299994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4256976A Expired - Lifetime JP2755067B2 (ja) | 1992-09-25 | 1992-09-25 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755067B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563915A (en) * | 1994-11-30 | 1996-10-08 | Thomson Consumer Electronics Inc. | Data deinterleaver in a digital television signal decoding system |
| KR100331874B1 (ko) * | 1999-07-02 | 2002-04-09 | 서평원 | 공통 파일럿 채널의 파일럿 패턴을 이용한 프레임 동기 방법 |
| KR100294711B1 (ko) | 1999-03-15 | 2001-07-12 | 서평원 | 최적의 파일럿 심볼을 이용한 프레임 동기 방법 |
| US7496132B2 (en) | 1999-03-15 | 2009-02-24 | Kg Electronics Inc. | Pilot signals for synchronization and/or channel estimation |
| US7643540B2 (en) | 1999-03-15 | 2010-01-05 | Lg Electronics Inc. | Pilot signals for synchronization and/or channel estimation |
| EP2051387A1 (en) * | 2007-10-15 | 2009-04-22 | CoreOptics, Inc., c/o The Corporation Trust Center | Receiver, interleaving and deinterleaving circuit and method |
| KR101355633B1 (ko) * | 2007-11-06 | 2014-01-29 | 삼성전자주식회사 | 인코더 및 인코딩 방법 |
| KR101235696B1 (ko) * | 2012-09-28 | 2013-02-21 | 주식회사 아나패스 | 데이터 전송 방법 및 데이터 복원 방법 |
| US9729681B2 (en) | 2012-09-28 | 2017-08-08 | Anapass Inc. | Data transmission method and data restoration method |
-
1992
- 1992-09-25 JP JP4256976A patent/JP2755067B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112928A (ja) | 1994-04-22 |
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