JP2780503B2 - パリティチェック検出回路 - Google Patents
パリティチェック検出回路Info
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- JP2780503B2 JP2780503B2 JP3029386A JP2938691A JP2780503B2 JP 2780503 B2 JP2780503 B2 JP 2780503B2 JP 3029386 A JP3029386 A JP 3029386A JP 2938691 A JP2938691 A JP 2938691A JP 2780503 B2 JP2780503 B2 JP 2780503B2
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- Japan
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- parity check
- bit
- bits
- predetermined
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- Detection And Prevention Of Errors In Transmission (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル情報伝送の
パリティチェック検出回路に利用する。特に、交換機へ
の応答用にあらかじめ定められたビット操作を行うデー
タのパリティチェック検出回路に関するものである。
パリティチェック検出回路に利用する。特に、交換機へ
の応答用にあらかじめ定められたビット操作を行うデー
タのパリティチェック検出回路に関するものである。
【０００２】
【従来の技術】図３は従来例のパリティチェック検出回
路のブロック構成図である。
路のブロック構成図である。
【０００３】従来、パリティチェック検出回路は、図３
に示すように入力データ101 よりＮ個の検出対象データ
ビットを分離するＮビット分離器21と、Ｎビット分離器
21の出力ビットのパリティチェックを行いパリティチェ
ックビットを発生させるパリティチェックビット発生器
22と、パリティチェックビット発生器22の出力ビットで
あるパリティチェックビットを入力データ101 に付加す
るパリティチェックビット付加器23とを有している。
に示すように入力データ101 よりＮ個の検出対象データ
ビットを分離するＮビット分離器21と、Ｎビット分離器
21の出力ビットのパリティチェックを行いパリティチェ
ックビットを発生させるパリティチェックビット発生器
22と、パリティチェックビット発生器22の出力ビットで
あるパリティチェックビットを入力データ101 に付加す
るパリティチェックビット付加器23とを有している。
【０００４】次に図３の動作について説明する。送信装
置においてＮ個のパリティチェック対象データビットに
対し、奇数または偶数パリティチェックを行いパリティ
チェックビットを付加する。この処理を行ったデータが
伝送路100 を経て伝送された後にＮ個中所定のＭ個（Ｎ
＞ＭでＭ個のビットは全てＮ個中に含まれる。）のビッ
トに対しビット操作が行われる。ただし、このときにパ
リティチェックビットは未補正のままパリティチェック
検出回路に入力される。
置においてＮ個のパリティチェック対象データビットに
対し、奇数または偶数パリティチェックを行いパリティ
チェックビットを付加する。この処理を行ったデータが
伝送路100 を経て伝送された後にＮ個中所定のＭ個（Ｎ
＞ＭでＭ個のビットは全てＮ個中に含まれる。）のビッ
トに対しビット操作が行われる。ただし、このときにパ
リティチェックビットは未補正のままパリティチェック
検出回路に入力される。
【０００５】パリティチェック検出回路では入力データ
101 中のパリティチェックを行うＮ個のビットをＮビッ
ト分離器21で取出す。Ｎビット分離器21で取出されたＮ
個のビットに対してパリティチェックビット発生器22で
偶数または奇数のパリティチェックを行う。また、パリ
ティチェックビット発生器22はパリティチェックの結果
によるパリティチェックビットを発生する。パリティチ
ェックビット付加器23は、このパリティチェックビット
を入力データ101 に付加し出力データ102 として出力す
る。
101 中のパリティチェックを行うＮ個のビットをＮビッ
ト分離器21で取出す。Ｎビット分離器21で取出されたＮ
個のビットに対してパリティチェックビット発生器22で
偶数または奇数のパリティチェックを行う。また、パリ
ティチェックビット発生器22はパリティチェックの結果
によるパリティチェックビットを発生する。パリティチ
ェックビット付加器23は、このパリティチェックビット
を入力データ101 に付加し出力データ102 として出力す
る。
【０００６】したがって、入力データ101 中のパリティ
チェックビットに上書きすることになる。
チェックビットに上書きすることになる。
【０００７】
【発明が解決しようとする課題】しかし、このような従
来例のパリティチェック検出回路では、あらかじめ定め
られたビット操作などのようにＮ個のパリティチェック
対象データビットのうち、どこのビットがどのように変
化するかがあらかじめ分かっている場合でもパリティチ
ェックビット発生器22には全対象データビットを入力し
なくてはならないために、データが変化しないビットに
対してもパリティチェックの対象となりその分回路規模
も大きくなる問題点があった。
来例のパリティチェック検出回路では、あらかじめ定め
られたビット操作などのようにＮ個のパリティチェック
対象データビットのうち、どこのビットがどのように変
化するかがあらかじめ分かっている場合でもパリティチ
ェックビット発生器22には全対象データビットを入力し
なくてはならないために、データが変化しないビットに
対してもパリティチェックの対象となりその分回路規模
も大きくなる問題点があった。
【０００８】本発明は上記の問題点を解決するもので、
ビット処理を簡略化し、回路規模を縮小できるパリティ
チェック検出回路を提供することを目的とする。
ビット処理を簡略化し、回路規模を縮小できるパリティ
チェック検出回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上述の課題を解決するた
め、本発明のパリティチェック検出回路は、パリティチ
ェックビットが付加された３以上の整数Ｎ個のビットの
内の所定のＭ個（ＭはＮ＞Ｍを満たす２以上の整数）の
ビットに対してビット操作が行われたデータを入力し、
このパリティチェックを補正する手段を備えたパリティ
チェック検出回路において、上記補正する手段は、上記
入力されたデータから上記ビット操作が行われたＭ個の
ビットを分離するＭビット分離器と、このＭビット分離
器の出力ビットに存在する「１」の数を検出する検出器
と、上記入力されたデータを入力しこの検出器の検出個
数に基づき上記パリティチェックビットを補正するパリ
ティチェックビット補正器とを含み、上記パリティチェ
ックビット補正器は上記ビット操作を行う前の所定のＭ
個のビットに存在する「１」の個数と上記検出個数とが
ともに偶数または奇数のときには上記パリティチェック
ビットの補正は行わずに入力されたデータをそのまま出
力し、上記ビット操作を行う前の所定のＭ個のビットに
存在する「１」の個数が偶数で上記検出個数が奇数、ま
たは上記ビット操作を行う前の所定のＭ個のビットに存
在する「１の個数が奇数で上記検出個数が偶数のときに
は上記パリティチェックビットの補正を行って入力され
たデータを出力する手段を含むことを特徴とする。
め、本発明のパリティチェック検出回路は、パリティチ
ェックビットが付加された３以上の整数Ｎ個のビットの
内の所定のＭ個（ＭはＮ＞Ｍを満たす２以上の整数）の
ビットに対してビット操作が行われたデータを入力し、
このパリティチェックを補正する手段を備えたパリティ
チェック検出回路において、上記補正する手段は、上記
入力されたデータから上記ビット操作が行われたＭ個の
ビットを分離するＭビット分離器と、このＭビット分離
器の出力ビットに存在する「１」の数を検出する検出器
と、上記入力されたデータを入力しこの検出器の検出個
数に基づき上記パリティチェックビットを補正するパリ
ティチェックビット補正器とを含み、上記パリティチェ
ックビット補正器は上記ビット操作を行う前の所定のＭ
個のビットに存在する「１」の個数と上記検出個数とが
ともに偶数または奇数のときには上記パリティチェック
ビットの補正は行わずに入力されたデータをそのまま出
力し、上記ビット操作を行う前の所定のＭ個のビットに
存在する「１」の個数が偶数で上記検出個数が奇数、ま
たは上記ビット操作を行う前の所定のＭ個のビットに存
在する「１の個数が奇数で上記検出個数が偶数のときに
は上記パリティチェックビットの補正を行って入力され
たデータを出力する手段を含むことを特徴とする。
【００１０】また、本発明は、上記パリティチェックビ
ット補正器は上記ビット操作を行う前の所定のＭ個のビ
ットに存在する「１」の個数と上記検出個数とがともに
偶数または奇数のときには上記パリティチェックビット
の補正は行わず、上記ビット操作を行う前の所定のＭ個
のビットに存在する「１」の個数が偶数で上記検出個数
が奇数、または上記ビット操作を行う前の所定のＭ個の
ビットに存在する「１」の個数が奇数で上記検出個数が
偶数のときには上記パリティチェックビットの補正を行
う手段を含むことを特徴とする。
ット補正器は上記ビット操作を行う前の所定のＭ個のビ
ットに存在する「１」の個数と上記検出個数とがともに
偶数または奇数のときには上記パリティチェックビット
の補正は行わず、上記ビット操作を行う前の所定のＭ個
のビットに存在する「１」の個数が偶数で上記検出個数
が奇数、または上記ビット操作を行う前の所定のＭ個の
ビットに存在する「１」の個数が奇数で上記検出個数が
偶数のときには上記パリティチェックビットの補正を行
う手段を含むことを特徴とする。
【００１１】
【作用】補正する手段は、Ｍビット分離器で入力された
データからビット操作が行われたＭ個のビットを分離
し、検出器でＭビット分離器の出力ビットに存在する
「１」の数を検出し、入力されたデータを入力しパリテ
ィチェックビット補正器で検出器の検出個数に基づきそ
のパリティチェックビットを補正する。
データからビット操作が行われたＭ個のビットを分離
し、検出器でＭビット分離器の出力ビットに存在する
「１」の数を検出し、入力されたデータを入力しパリテ
ィチェックビット補正器で検出器の検出個数に基づきそ
のパリティチェックビットを補正する。
【００１２】また、パリティチェックビット補正器は所
定のＭ個のビットに存在する「１」の個数と検出個数と
がともに偶数または奇数のときにはパリティチェックビ
ットの補正は行わず、所定のＭ個のビットに存在する
「１」の個数が偶数で検出個数が奇数、または所定のＭ
個のビットに存在する「１」の個数が奇数で検出個数が
偶数のときにはパリティチェックビットの補正を行うこ
とができる。以上によりビット処理を簡略化し、回路規
模を縮小できる。
定のＭ個のビットに存在する「１」の個数と検出個数と
がともに偶数または奇数のときにはパリティチェックビ
ットの補正は行わず、所定のＭ個のビットに存在する
「１」の個数が偶数で検出個数が奇数、または所定のＭ
個のビットに存在する「１」の個数が奇数で検出個数が
偶数のときにはパリティチェックビットの補正を行うこ
とができる。以上によりビット処理を簡略化し、回路規
模を縮小できる。
【００１３】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明の一実施例におけるパリティチェッ
ク検出回路のブロック構成図である。図１において、パ
リティチェック検出回路は、送信装置で３以上の整数Ｎ
個のビットに対してパリティチェックビットが付加され
たデータが伝送路１００を介して伝送され、Ｎ個の内所
定のＭ個のビットがあらかじめ定められたビット操作が
行われた入力データ１０１を入力し、このパリティチェ
ックを補正する手段を備える。
する。図１は本発明の一実施例におけるパリティチェッ
ク検出回路のブロック構成図である。図１において、パ
リティチェック検出回路は、送信装置で３以上の整数Ｎ
個のビットに対してパリティチェックビットが付加され
たデータが伝送路１００を介して伝送され、Ｎ個の内所
定のＭ個のビットがあらかじめ定められたビット操作が
行われた入力データ１０１を入力し、このパリティチェ
ックを補正する手段を備える。
【００１４】ここで本発明の特徴とするところは、上記
補正する手段は、入力データ101 からあらかじめ定めら
れたビット操作が行われたＭ個のビットを分離するＭビ
ット分離器11と、Ｍビット分離器11の出力ビットに存在
する「１」の数を検出する検出器12と、入力データ101
を入力し検出器12の検出個数に基づきそのパリティチェ
ックビットを補正して出力データ102 を出力するパリテ
ィチェックビット補正器13とを含むことにある。
補正する手段は、入力データ101 からあらかじめ定めら
れたビット操作が行われたＭ個のビットを分離するＭビ
ット分離器11と、Ｍビット分離器11の出力ビットに存在
する「１」の数を検出する検出器12と、入力データ101
を入力し検出器12の検出個数に基づきそのパリティチェ
ックビットを補正して出力データ102 を出力するパリテ
ィチェックビット補正器13とを含むことにある。
【００１５】また、本発明は、パリティチェックビット
補正器13は所定のＭ個のビットに存在する「１」の個数
と検出個数とがともに偶数または奇数のときにはパリテ
ィチェックビットの補正は行わず、所定のＭ個のビット
に存在する「１」の個数が偶数で検出個数が奇数、また
は所定のＭ個のビットに存在する「１」の個数が奇数で
検出個数が偶数のときにはパリティチェックビットの補
正を行う手段を含む。
補正器13は所定のＭ個のビットに存在する「１」の個数
と検出個数とがともに偶数または奇数のときにはパリテ
ィチェックビットの補正は行わず、所定のＭ個のビット
に存在する「１」の個数が偶数で検出個数が奇数、また
は所定のＭ個のビットに存在する「１」の個数が奇数で
検出個数が偶数のときにはパリティチェックビットの補
正を行う手段を含む。
【００１６】このような構成のパリティチェック検出回
路の動作について説明する。図２は本発明のパリティチ
ェック検出回路の入力データのフレームフォーマットで
ある。
路の動作について説明する。図２は本発明のパリティチ
ェック検出回路の入力データのフレームフォーマットで
ある。
【００１７】図１および図２において、送信装置はＮ個
のパリティチェック対象ビットに対し、奇数または偶数
パリティチェックを行いパリティチェックビットを付加
する。この処理を行ったデータが伝送路100 を経由した
後にＮ個中所定のＭ個（Ｎ＞ＭでＭ個のビットはすべて
Ｎ個中に含まれる。）のビットに対しビット操作が行わ
れる。ただし、このときにパリティチェックビットは未
補正のままパリティチェック検出回路に入力される。
のパリティチェック対象ビットに対し、奇数または偶数
パリティチェックを行いパリティチェックビットを付加
する。この処理を行ったデータが伝送路100 を経由した
後にＮ個中所定のＭ個（Ｎ＞ＭでＭ個のビットはすべて
Ｎ個中に含まれる。）のビットに対しビット操作が行わ
れる。ただし、このときにパリティチェックビットは未
補正のままパリティチェック検出回路に入力される。
【００１８】パリティチェック検出回路では、まずＭビ
ット分離器１１で入力データ１０１中のパリティチェッ
クを行うＮ個の対象データビットのうち変化するＭ個の
ビットのみ分離する。検出器１２でＭビット分離器１１
のＭ個の出力ビットのうち「１」であるビットが何個あ
るかを検出する。この検出結果を個数Ａとする。またビ
ット操作を行う前の所定のＭ個のデータビット（変化前
のデータビットでビット内容があらかじめわかってい
る）の「１」の数を個数Ｂとする。この個数Ａと個数Ｂ
とがともに奇数または偶数のときにはＮ個のパリティチ
ェック対象ビットのパリティチェックビットは変化しな
いので次のパリティチェックビット補正器１３ではパリ
ティチェックビットの補正は行わず入力データ１０１を
そのまま出力データ１０２として出力する。
ット分離器１１で入力データ１０１中のパリティチェッ
クを行うＮ個の対象データビットのうち変化するＭ個の
ビットのみ分離する。検出器１２でＭビット分離器１１
のＭ個の出力ビットのうち「１」であるビットが何個あ
るかを検出する。この検出結果を個数Ａとする。またビ
ット操作を行う前の所定のＭ個のデータビット（変化前
のデータビットでビット内容があらかじめわかってい
る）の「１」の数を個数Ｂとする。この個数Ａと個数Ｂ
とがともに奇数または偶数のときにはＮ個のパリティチ
ェック対象ビットのパリティチェックビットは変化しな
いので次のパリティチェックビット補正器１３ではパリ
ティチェックビットの補正は行わず入力データ１０１を
そのまま出力データ１０２として出力する。
【００１９】また、個数Ａが奇数で個数Ｂが偶数、また
は個数Ａが偶数で個数Ｂが奇数のときにはＮ個のパリテ
ィチェック対象ビットのパリティチェックビットは変化
することになるので、次のパリティチェックビット補正
器13ではパリティチェックビットを補正すなわち反転さ
せて出力データ102 として出力する。
は個数Ａが偶数で個数Ｂが奇数のときにはＮ個のパリテ
ィチェック対象ビットのパリティチェックビットは変化
することになるので、次のパリティチェックビット補正
器13ではパリティチェックビットを補正すなわち反転さ
せて出力データ102 として出力する。
【００２０】
【発明の効果】以上説明したように、本発明は、ビット
処理を簡略化し、回路規模を縮小できる優れた効果があ
る。
処理を簡略化し、回路規模を縮小できる優れた効果があ
る。
【図１】 本発明一実施例パリティチェック検出回路の
ブロック構成図。
ブロック構成図。
【図２】 本発明の実施例パリティチェック検出回路の
入力データのフレームフォーマット。
入力データのフレームフォーマット。
【図３】 従来例のパリティチェック検出回路のブロッ
ク構成図。
ク構成図。
11 Ｍビット分離器 12 検出器 13 パリティチェックビット補正器 21 Ｎビット分離器 22 パリティチェックビット発生器 23 パリティチェックビット付加器 100 伝送路 101 入力データ 102 出力データ
Claims (1)
- 【請求項１】パリティチェックビットが付加された３以
上の整数Ｎ個のビットの内の所定のＭ個（ＭはＮ＞Ｍを
満たす２以上の整数）のビットに対してビット操作が行
われたデータを入力し、このパリティチェックを補正す
る手段を備えたパリティチェック検出回路において、 上記補正する手段は、 上記入力されたデータから上記ビット操作が行われたＭ
個のビットを分離するＭビット分離器と、 このＭビット分離器の出力ビットに存在する「１」の数
を検出する検出器と、上記入力されたデータを入力しこ
の検出器の検出個数に基づき上記パリティチェックビッ
トを補正するパリティチェックビット補正器とを含み、 上記パリティチェックビット補正器は上記ビット操作を
行う前の所定のＭ個のビットに存在する「１」の個数と
上記検出個数とがともに偶数または奇数のときには上記
パリティチェックビットの補正は行わずに入力されたデ
ータをそのまま出力し、上記ビット操作を行う前の所定
のＭ個のビットに存在する「１」の個数が偶数で上記検
出個数が奇数、または上記ビット操作を行う前の所定の
Ｍ個のビットに存在する「１の個数が奇数で上記検出個
数が偶数のときには上記パリティチェックビットの補正
を行って入力されたデータを出力する手段を含むことを
特徴とするパリティチェック検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029386A JP2780503B2 (ja) | 1991-01-30 | 1991-01-30 | パリティチェック検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029386A JP2780503B2 (ja) | 1991-01-30 | 1991-01-30 | パリティチェック検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04245732A JPH04245732A (ja) | 1992-09-02 |
| JP2780503B2 true JP2780503B2 (ja) | 1998-07-30 |
Family
ID=12274700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3029386A Expired - Fee Related JP2780503B2 (ja) | 1991-01-30 | 1991-01-30 | パリティチェック検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780503B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3785211T2 (de) * | 1987-10-30 | 1993-10-07 | Ibm | Mittel für Datenintegritätssicherung. |
| JPH02192228A (ja) * | 1989-01-20 | 1990-07-30 | Mitsubishi Electric Corp | パリテイジエネレーション回路 |
-
1991
- 1991-01-30 JP JP3029386A patent/JP2780503B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04245732A (ja) | 1992-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |