JPH06132938A - フレーム変換エラー補正回路 - Google Patents
フレーム変換エラー補正回路Info
- Publication number
- JPH06132938A JPH06132938A JP4276128A JP27612892A JPH06132938A JP H06132938 A JPH06132938 A JP H06132938A JP 4276128 A JP4276128 A JP 4276128A JP 27612892 A JP27612892 A JP 27612892A JP H06132938 A JPH06132938 A JP H06132938A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frame conversion
- circuits
- frame
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】ディジタル伝送回路のフレーム変換回路におい
て、フレーム変換時に生ずるエラーの検出および補正を
パリティ方式等を使用することなく、簡単な回路構成で
実現する。 【構成】入力データ信号を３分岐してビットごとに同時
に入力しフレーム変換する並列接続された同一種類の３
列のフレーム変換回路１００〜１０２と、３列のフレー
ム変換回路の出力信号のビットごとの多数決をとる多数
決回路１２０と、前記３つのフレーム変換回路への書き
込み読み出しを制御するＲＡＭ制御回路１１０，１１１
とを備えている。
て、フレーム変換時に生ずるエラーの検出および補正を
パリティ方式等を使用することなく、簡単な回路構成で
実現する。 【構成】入力データ信号を３分岐してビットごとに同時
に入力しフレーム変換する並列接続された同一種類の３
列のフレーム変換回路１００〜１０２と、３列のフレー
ム変換回路の出力信号のビットごとの多数決をとる多数
決回路１２０と、前記３つのフレーム変換回路への書き
込み読み出しを制御するＲＡＭ制御回路１１０，１１１
とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はディジタル伝送回路にお
けるフレーム変換エラー補正回路に関し、特にフレーム
変換回路を通した際に生ずるエラー検出後に補正を行っ
ている場合に、改良されたエラー検出を行うフレーム変
換エラー補正回路に関する。
けるフレーム変換エラー補正回路に関し、特にフレーム
変換回路を通した際に生ずるエラー検出後に補正を行っ
ている場合に、改良されたエラー検出を行うフレーム変
換エラー補正回路に関する。
【０００２】
【従来の技術】従来、この種のフレーム変換エラー補正
回路は図２に示すように、フレーム変換回路１００のＲ
ＡＭ等を通して行われるが、ＲＡＭに入力されたデータ
がＲＡＭの中で書き換えられてしまう場合がある。正常
にデータが出力されている事を知る手段として、フレー
ム変換回路の入力と出力のデータでそれぞれ“１”のビ
ット数が偶数か奇数かを判断し、一致していなければエ
ラーを検出するというパリティ方式の手段がある。次に
図２を用いて従来例を説明する。ＲＡＭによって構成さ
れるフレーム変換回路１００にエラー検出用のパリティ
回路１３０，１３１及び比較回路１４０と、ＲＡＭへの
書き込み読み出し用のＲＡＭ制御回路１１０，１１１が
接続されている。入力データ信号１０は、フレーム変換
回路１００に入ると共に、パリティ回路１３０にも入力
される。パリティ回路１３０では、入力信号のある一定
区間、例えば、１フレーム間のうちに“１”のビットが
偶数か奇数かを判断する。フレーム変換回路１００の出
力データ信号４０はパリティ回路１３１に入力され、パ
リティ回路１３１で、パリティ回路１３０と同様の区間
における“１”のビットの数が偶数個か奇数個かを判断
する。この２つのパリティ回路１３０及び１３１の出力
信号５０，５１を比較回路１４０により比較し、同じで
あればエラー無し、異っていればエラー有りと判断しエ
ラー判定信号６０を出力する。
回路は図２に示すように、フレーム変換回路１００のＲ
ＡＭ等を通して行われるが、ＲＡＭに入力されたデータ
がＲＡＭの中で書き換えられてしまう場合がある。正常
にデータが出力されている事を知る手段として、フレー
ム変換回路の入力と出力のデータでそれぞれ“１”のビ
ット数が偶数か奇数かを判断し、一致していなければエ
ラーを検出するというパリティ方式の手段がある。次に
図２を用いて従来例を説明する。ＲＡＭによって構成さ
れるフレーム変換回路１００にエラー検出用のパリティ
回路１３０，１３１及び比較回路１４０と、ＲＡＭへの
書き込み読み出し用のＲＡＭ制御回路１１０，１１１が
接続されている。入力データ信号１０は、フレーム変換
回路１００に入ると共に、パリティ回路１３０にも入力
される。パリティ回路１３０では、入力信号のある一定
区間、例えば、１フレーム間のうちに“１”のビットが
偶数か奇数かを判断する。フレーム変換回路１００の出
力データ信号４０はパリティ回路１３１に入力され、パ
リティ回路１３１で、パリティ回路１３０と同様の区間
における“１”のビットの数が偶数個か奇数個かを判断
する。この２つのパリティ回路１３０及び１３１の出力
信号５０，５１を比較回路１４０により比較し、同じで
あればエラー無し、異っていればエラー有りと判断しエ
ラー判定信号６０を出力する。
【０００３】
【発明が解決しようとする課題】この従来のパリティを
用いたフレーム変換エラー補正回路では、パリティが偶
数か奇数かしか判断できないので、偶数個のエラーが発
生した場合にエラーを検出できなくなってしまう欠点が
ある。また、パリティはある特定区間の“１”のビット
の数が偶数か奇数かを判断するので、その特定区間のエ
ラーを起こしたビットそのものを特定できないためにエ
ラーの補正ができないという欠点がある。
用いたフレーム変換エラー補正回路では、パリティが偶
数か奇数かしか判断できないので、偶数個のエラーが発
生した場合にエラーを検出できなくなってしまう欠点が
ある。また、パリティはある特定区間の“１”のビット
の数が偶数か奇数かを判断するので、その特定区間のエ
ラーを起こしたビットそのものを特定できないためにエ
ラーの補正ができないという欠点がある。
【０００４】
【課題を解決するための手段】本発明のフレーム変換エ
ラー補正回路は、入力データ信号を３分岐してビットご
とに同時に入力しフレーム変換する並列接続された同一
種類の３列のフレーム変換回路と、前記３列のフレーム
変換回路の出力信号のビットごとの多数決をとる多数決
回路と、前記３列のフレーム変換回路への書き込み読み
出しを制御するＲＡＭ制御回路とを備えている。
ラー補正回路は、入力データ信号を３分岐してビットご
とに同時に入力しフレーム変換する並列接続された同一
種類の３列のフレーム変換回路と、前記３列のフレーム
変換回路の出力信号のビットごとの多数決をとる多数決
回路と、前記３列のフレーム変換回路への書き込み読み
出しを制御するＲＡＭ制御回路とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例の構成図である。
図１の実施例は同一種類の３つのフレーム変換回路１０
０，１０１，１０２と、フレーム変換回路１００〜１０
２をそれぞれ制御するＲＡＭ制御回路１１０，１１１
と、フレーム変換回路１００〜１０２の多数決をとり出
力する多数決回路１２０とから構成される。
図１の実施例は同一種類の３つのフレーム変換回路１０
０，１０１，１０２と、フレーム変換回路１００〜１０
２をそれぞれ制御するＲＡＭ制御回路１１０，１１１
と、フレーム変換回路１００〜１０２の多数決をとり出
力する多数決回路１２０とから構成される。
【０００７】次に本実施例の動作を説明する。入力信号
１０は、３つのフレーム変換回路１００〜１０２に入力
される。そこで、それぞれフレーム変換された変換信号
２０，２１２２が出力される。この３つのフレーム変換
回路の出力である変換信号２０，２１，２２は多数決回
路１２０に入力される。多数決回路１２０では、１ビッ
トごとに３つの入力信号のうち“０”と“１”でどちら
が大いかを判断し多い方を伝送用フレーム変換出力信号
として出力する。このとき２つ以上のフレーム変換回路
のビットが同時に誤る確立はきわめて少ないので、ほぼ
エラー無しにフレーム変換ができる。
１０は、３つのフレーム変換回路１００〜１０２に入力
される。そこで、それぞれフレーム変換された変換信号
２０，２１２２が出力される。この３つのフレーム変換
回路の出力である変換信号２０，２１，２２は多数決回
路１２０に入力される。多数決回路１２０では、１ビッ
トごとに３つの入力信号のうち“０”と“１”でどちら
が大いかを判断し多い方を伝送用フレーム変換出力信号
として出力する。このとき２つ以上のフレーム変換回路
のビットが同時に誤る確立はきわめて少ないので、ほぼ
エラー無しにフレーム変換ができる。
【０００８】
【発明の効果】以上説明したように本発明は、３つのフ
レーム変換回路と多数決回路とを備えているので、多数
決回路により３つの出力信号を選択することにより、エ
ラーの補正を直接行うことができる。また、部品点数の
多いパリティ回路を削除することができるので、エラー
補正回路自体が簡単になる効果がある。
レーム変換回路と多数決回路とを備えているので、多数
決回路により３つの出力信号を選択することにより、エ
ラーの補正を直接行うことができる。また、部品点数の
多いパリティ回路を削除することができるので、エラー
補正回路自体が簡単になる効果がある。
【図１】本発明の一実施例の構成図である。
【図２】従来のフレーム変換エラー補正回路の構成図で
ある。
ある。
１０ 入力データ信号 ２０，２１，２２ フレーム変換出力 ３０，３１ ＲＡＭ制御信号 ４０ 出力データ信号 ５０，５１ パリティ出力 ６０ エラー判定出力 １００，１０１，１０２ フレーム変換回路 １１０，１１１ ＲＡＭ制御回路 １２０ 多数決回路 １３０，１３１ パリティ回路 １４０ 比較回路
Claims (1)
- 【請求項１】 入力データ信号を３分岐してビットごと
に同時に入力しフレーム変換する並列接続された同一種
類の３列のフレーム変換回路と、前記３列のフレーム変
換回路の出力信号のビットごとの多数決をとる多数決回
路と、前記３列のフレーム変換回路への書き込み読み出
しを制御するＲＡＭ制御回路とを備えていることを特徴
とするフレーム変換エラー補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276128A JPH06132938A (ja) | 1992-10-14 | 1992-10-14 | フレーム変換エラー補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276128A JPH06132938A (ja) | 1992-10-14 | 1992-10-14 | フレーム変換エラー補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132938A true JPH06132938A (ja) | 1994-05-13 |
Family
ID=17565182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4276128A Pending JPH06132938A (ja) | 1992-10-14 | 1992-10-14 | フレーム変換エラー補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730435A (ja) * | 1993-07-14 | 1995-01-31 | Nec Corp | 誤り訂正回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014527A (ja) * | 1983-07-04 | 1985-01-25 | Nec Corp | 無瞬断高速信号処理回路 |
-
1992
- 1992-10-14 JP JP4276128A patent/JPH06132938A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014527A (ja) * | 1983-07-04 | 1985-01-25 | Nec Corp | 無瞬断高速信号処理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730435A (ja) * | 1993-07-14 | 1995-01-31 | Nec Corp | 誤り訂正回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980623 |