JPH05300117A - フレーム変換エラー検出回路 - Google Patents
フレーム変換エラー検出回路Info
- Publication number
- JPH05300117A JPH05300117A JP8379992A JP8379992A JPH05300117A JP H05300117 A JPH05300117 A JP H05300117A JP 8379992 A JP8379992 A JP 8379992A JP 8379992 A JP8379992 A JP 8379992A JP H05300117 A JPH05300117 A JP H05300117A
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- circuits
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Abstract
(57)【要約】
【目的】ディジタル伝送回路における複数個のフレーム
変換回路エラーの検出をパリティ回路を用いずに１ビッ
ト単位でのエラーの検出を行うフレーム変換エラー検出
回路を提供する。 【構成】入力データ信号を並列に入力してフレーム変換
する少なくとも３個のフレーム変換回路１００，１１
０，１２０と、主信号に用いる第１のフレーム変換回路
１００の出力を基準として他の２個の第２のフレーム変
換回路１１０と第３のフレーム変換回路１２０との出力
信号をそれぞれ比較する２個の比較回路１３０，１４０
と、２個の比較回路の出力信号をもとにエラーの判定を
行う判定回路１５０を備え、第１と第２のフレーム変換
回路の比較結果が正常であれば第１のフレーム変換回路
が正常と判定し、第１と第２のフレーム変換回路との比
較結果、および第１と第３のフレーム変換回路との比較
結果がいずれも異常と検出されれば第２のフレーム変換
回路を正常と判定する。
変換回路エラーの検出をパリティ回路を用いずに１ビッ
ト単位でのエラーの検出を行うフレーム変換エラー検出
回路を提供する。 【構成】入力データ信号を並列に入力してフレーム変換
する少なくとも３個のフレーム変換回路１００，１１
０，１２０と、主信号に用いる第１のフレーム変換回路
１００の出力を基準として他の２個の第２のフレーム変
換回路１１０と第３のフレーム変換回路１２０との出力
信号をそれぞれ比較する２個の比較回路１３０，１４０
と、２個の比較回路の出力信号をもとにエラーの判定を
行う判定回路１５０を備え、第１と第２のフレーム変換
回路の比較結果が正常であれば第１のフレーム変換回路
が正常と判定し、第１と第２のフレーム変換回路との比
較結果、および第１と第３のフレーム変換回路との比較
結果がいずれも異常と検出されれば第２のフレーム変換
回路を正常と判定する。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル伝送回路にお
いてフレーム変換を行う場合にフレーム変換後のエラー
検出回路に関する。
いてフレーム変換を行う場合にフレーム変換後のエラー
検出回路に関する。
【０００２】
【従来の技術】一般にデータ信号を入力し、速度変換又
は多重化等のためにフレーム変換回路でデータ信号を変
換して出力する場合にこのフレーム変換回路はＲＡＭ等
を通して行われる。
は多重化等のためにフレーム変換回路でデータ信号を変
換して出力する場合にこのフレーム変換回路はＲＡＭ等
を通して行われる。
【０００３】従来、この種のフレーム変換回路は正常な
データが出力されているかを知る手段として、フレーム
変換回路の入力と出力のデータで例えば“１”レベルの
ビットの数が偶数か奇数かを判断し、一致していなけれ
ばエラーを検出するという方法がある。このような従来
のフレーム変換エラー検出回路は、図３に示すように、
ＲＡＭによって構成されるフレーム変換回路１００にエ
ラー検出用の入力用および出力用パリティ回路１８０，
１９０及び比較回路１３０と、ＲＡＭの入力用および出
力用制御回路１６０，１７０が接続されている。
データが出力されているかを知る手段として、フレーム
変換回路の入力と出力のデータで例えば“１”レベルの
ビットの数が偶数か奇数かを判断し、一致していなけれ
ばエラーを検出するという方法がある。このような従来
のフレーム変換エラー検出回路は、図３に示すように、
ＲＡＭによって構成されるフレーム変換回路１００にエ
ラー検出用の入力用および出力用パリティ回路１８０，
１９０及び比較回路１３０と、ＲＡＭの入力用および出
力用制御回路１６０，１７０が接続されている。
【０００４】次に、この動作を説明する。入力信号１０
はフレーム変換回路１００に入ると共に、パリティ回路
１９０にも入力される。パリティ回路１９０では、入力
信号のある一定区間、例えば、１フレームとすると、そ
のうち“１”のビットが偶数個か奇数個かを判断する。
フレーム変換回路１００の出力信号４０はパリティ回路
１９１に入力され、パリティ回路１９１で、パリティ回
路１９０と同様の区間における“１”のビットの数が偶
数個か奇数個かを判断する。この２つのパリティ回路１
９０，１９１の出力信号５５及び６５を比較回路１３０
により比較し、同じであればエラー無し、違っていれば
エラー有りと判断しその結果をエラー信号９０として出
力する。
はフレーム変換回路１００に入ると共に、パリティ回路
１９０にも入力される。パリティ回路１９０では、入力
信号のある一定区間、例えば、１フレームとすると、そ
のうち“１”のビットが偶数個か奇数個かを判断する。
フレーム変換回路１００の出力信号４０はパリティ回路
１９１に入力され、パリティ回路１９１で、パリティ回
路１９０と同様の区間における“１”のビットの数が偶
数個か奇数個かを判断する。この２つのパリティ回路１
９０，１９１の出力信号５５及び６５を比較回路１３０
により比較し、同じであればエラー無し、違っていれば
エラー有りと判断しその結果をエラー信号９０として出
力する。
【０００５】
【発明が解決しようとする課題】この従来のパリティを
用いたエラー検出回路では、パリティが偶数か奇数かし
か判断できないので、偶数個のエラーが発生した場合に
エラーを検出できなくなってしまう欠点がある。又、パ
リティ回路はある特定区間の“１”のビットの数が偶数
か奇数かを判断しているので、その特定区間のどのビッ
トがエラーを起こしたのかを判断することができないと
いう欠点もある。
用いたエラー検出回路では、パリティが偶数か奇数かし
か判断できないので、偶数個のエラーが発生した場合に
エラーを検出できなくなってしまう欠点がある。又、パ
リティ回路はある特定区間の“１”のビットの数が偶数
か奇数かを判断しているので、その特定区間のどのビッ
トがエラーを起こしたのかを判断することができないと
いう欠点もある。
【０００６】
【課題を解決するための手段】本発明のフレーム変換エ
ラー検出回路は、入力データ信号を並列に入力してフレ
ーム変換する少なくとも３個のフレーム変換回路と、主
信号に用いる第１のフレーム変換回路の出力を基準とし
て他の２個の第２のフレーム変換回路と第３のフレーム
変換回路との出力信号をそれぞれ比較する２個の比較回
路と、前記２個の比較回路の出力信号をもとにエラーの
判定を行う判定回路を備え、第１と第２のフレーム変換
回路の比較結果が正常であれば第１のフレーム変換回路
が正常と判定し、第１と第２のフレーム変換回路との比
較結果、および第１と第３のフレーム変換回路との比較
結果がいずれも異常と検出されれば第２のフレーム変換
回路を正常と判定する。
ラー検出回路は、入力データ信号を並列に入力してフレ
ーム変換する少なくとも３個のフレーム変換回路と、主
信号に用いる第１のフレーム変換回路の出力を基準とし
て他の２個の第２のフレーム変換回路と第３のフレーム
変換回路との出力信号をそれぞれ比較する２個の比較回
路と、前記２個の比較回路の出力信号をもとにエラーの
判定を行う判定回路を備え、第１と第２のフレーム変換
回路の比較結果が正常であれば第１のフレーム変換回路
が正常と判定し、第１と第２のフレーム変換回路との比
較結果、および第１と第３のフレーム変換回路との比較
結果がいずれも異常と検出されれば第２のフレーム変換
回路を正常と判定する。
【０００７】
【実施例】本発明について図面を用いて説明する。図１
は本発明の第１の実施例の構成図である。図１の実施例
は３個のフレーム変換回路１００，１１０，１２０と、
これらのフレーム変換回路を制御するＲＡＭ制御回路１
６０，１７０と、フレーム変換回路１００と１１０、フ
レーム変換回路１００と１２０の出力を比較するための
比較回路１３０，１４０と判定回路１５０から構成され
る。
は本発明の第１の実施例の構成図である。図１の実施例
は３個のフレーム変換回路１００，１１０，１２０と、
これらのフレーム変換回路を制御するＲＡＭ制御回路１
６０，１７０と、フレーム変換回路１００と１１０、フ
レーム変換回路１００と１２０の出力を比較するための
比較回路１３０，１４０と判定回路１５０から構成され
る。
【０００８】次に本実施例の動作を説明する。入力信号
１０は３つのフレーム変換回路１００，１１０，１２０
に入力される。そこで、それぞれフレーム変換された出
力信号４０，５０，６０が送出される。まず、フレーム
変換回路１００，１１０の２つの回路の出力信号４０，
５０を１ビット単位で比較する。ここで２つの信号が同
じであればエラー無しとみなす。もし違っていればどち
らかのフレーム変換回路がエラーを起こしていると考え
られるが、どちらがエラーを起こしているのか特定でき
ない。そこで、もう一つのフレーム変換回路１２０と出
力用のフレーム変換回路１００の出力信号６０，４０を
比較回路１４０で比較して、エラーなしを検出すれば２
個のフレーム変換回路１００，１２０が同時に誤る確率
は少ないので、出力信号４０は正常とみなすように判定
回路１５０で判定することができる。又、これらの比較
は１ビット単位で行っているのでどのビットがエラーを
起こしたのかを特定できる。もし、出力信号４０，６０
を比較してエラーを検出すれば、フレーム変換回路１０
０は誤りありと判定し、フレーム変換回路１１０をエラ
ーなしと判定する。
１０は３つのフレーム変換回路１００，１１０，１２０
に入力される。そこで、それぞれフレーム変換された出
力信号４０，５０，６０が送出される。まず、フレーム
変換回路１００，１１０の２つの回路の出力信号４０，
５０を１ビット単位で比較する。ここで２つの信号が同
じであればエラー無しとみなす。もし違っていればどち
らかのフレーム変換回路がエラーを起こしていると考え
られるが、どちらがエラーを起こしているのか特定でき
ない。そこで、もう一つのフレーム変換回路１２０と出
力用のフレーム変換回路１００の出力信号６０，４０を
比較回路１４０で比較して、エラーなしを検出すれば２
個のフレーム変換回路１００，１２０が同時に誤る確率
は少ないので、出力信号４０は正常とみなすように判定
回路１５０で判定することができる。又、これらの比較
は１ビット単位で行っているのでどのビットがエラーを
起こしたのかを特定できる。もし、出力信号４０，６０
を比較してエラーを検出すれば、フレーム変換回路１０
０は誤りありと判定し、フレーム変換回路１１０をエラ
ーなしと判定する。
【０００９】次に本発明の第２の実施例を図２により説
明する。第１の実施例との相違点はフレーム変換回路１
００，１１０のいずれかを選択する選択回路１８０を設
け判定回路１５０の選択信号９１により、いずれかを選
択して出力信号４０Ａを出力する。この判定基準は第１
の実施例と同様でフレーム変換回路１００，１１０と比
較して正常であれば出力信号４０を選択し、フレーム変
換回路１００と１１０，１００と１２０のいずれもエラ
ーであればフレーム変換回路１１０，１２０が同時エラ
ーの確率は少ないと考え出力信号５０を選択して出力す
る。
明する。第１の実施例との相違点はフレーム変換回路１
００，１１０のいずれかを選択する選択回路１８０を設
け判定回路１５０の選択信号９１により、いずれかを選
択して出力信号４０Ａを出力する。この判定基準は第１
の実施例と同様でフレーム変換回路１００，１１０と比
較して正常であれば出力信号４０を選択し、フレーム変
換回路１００と１１０，１００と１２０のいずれもエラ
ーであればフレーム変換回路１１０，１２０が同時エラ
ーの確率は少ないと考え出力信号５０を選択して出力す
る。
【００１０】
【発明の効果】以上説明したように本発明は、３個のフ
レーム変換回路を用いてそれぞれ２個ずつの対でエラー
チェックを行い、かつ、１ビット単位でエラーの検出を
行うことにより、従来のパリティ回路を用いることなく
複数個のフレーム変換回路のエラーの検出及び１ビット
単位のエラー検出を行うことができる効果がある。ま
た、このエラー検出結果により信頼性の高いフレーム変
換エラー検出回路を実現できる。
レーム変換回路を用いてそれぞれ２個ずつの対でエラー
チェックを行い、かつ、１ビット単位でエラーの検出を
行うことにより、従来のパリティ回路を用いることなく
複数個のフレーム変換回路のエラーの検出及び１ビット
単位のエラー検出を行うことができる効果がある。ま
た、このエラー検出結果により信頼性の高いフレーム変
換エラー検出回路を実現できる。
【図１】本発明の第１の実施例の構成図である。
【図２】本発明の第２の実施例の構成図である。
【図３】従来のフレーム変換エラー検出回路の構成図で
ある。
ある。
１００，１１０，１２０ フレーム変換回路 １３０，１４０ 比較回路 １５０ 判定回路 １６０，１７０ ＲＡＭ制御回路 １８０ 選択回路 １９０，１９１ パリティ回路
Claims (2)
- 【請求項１】 入力データ信号を並列に入力してフレー
ム変換する少なくとも３個のフレーム変換回路と、主信
号に用いる第１のフレーム変換回路の出力を基準として
他の２個の第２のフレーム変換回路と第３のフレーム変
換回路との出力信号をそれぞれ比較する２個の比較回路
と、前記２個の比較回路の出力信号をもとにエラーの判
定を行う判定回路を備え、第１と第２のフレーム変換回
路の比較結果が正常であれば第１のフレーム変換回路が
正常と判定し、第１と第２のフレーム変換回路との比較
結果、および第１と第３のフレーム変換回路との比較結
果がいずれも異常と検出されれば第２のフレーム変換回
路を正常と判定することを特徴とするフレーム変換エラ
ー検出回路。 - 【請求項２】 前記判定回路の判定結果の制御信号によ
り第１又は第２のいずれかを選択出力する選択回路を備
えていることを特徴とする請求項１記載のフレーム変換
エラー検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8379992A JPH05300117A (ja) | 1992-04-06 | 1992-04-06 | フレーム変換エラー検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8379992A JPH05300117A (ja) | 1992-04-06 | 1992-04-06 | フレーム変換エラー検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05300117A true JPH05300117A (ja) | 1993-11-12 |
Family
ID=13812707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8379992A Withdrawn JPH05300117A (ja) | 1992-04-06 | 1992-04-06 | フレーム変換エラー検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05300117A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730435A (ja) * | 1993-07-14 | 1995-01-31 | Nec Corp | 誤り訂正回路 |
-
1992
- 1992-04-06 JP JP8379992A patent/JPH05300117A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730435A (ja) * | 1993-07-14 | 1995-01-31 | Nec Corp | 誤り訂正回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |