JPH10222386A - パリティエラー検出方式 - Google Patents

Abstract

(57)【要約】 【課題】奇数偶数交番パリティを採用するデジタル伝送
装置のパリティエラー検出を小規模で且つブロック信号
が全断であっても検出可能とする。 【解決手段】ｎ本のデジタル入力信号を受ける奇数偶数
パリティ生成部１１、１対ｍ変換部１２、ｎ×ｍビット
処理部１３、ｍ対１変換部１４及びパリティ検出部１５
を含み、パリティ生成部１１のパリティ出力と、ｍ対１
変換部１４の出力に基づくパリティとを所定タイミング
でパリティ検出部１５によりパリティエラー検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル伝送装
置、特にかかる伝送装置のパリティエラー検出方式に関
する。

【０００２】

【従来の技術】デジタル伝送装置においては、伝送され
るデータの誤り（エラー）を最小にしてデータの品質を
維持する為にパリティを付加して、受信されたデジタル
データのパリティ検査を行うパリティエラー検出方式が
知られており、広く使用されている。

【０００３】先ず、従来のパリティエラー検出方式を図
２を参照して説明する。ｎ本のデータラインでデジタル
入力信号が入力される場合を考える。このデジタル入力
信号に基づき、パリティ生成部１でデジタル入力信号
（又は主信号）からｎビット１タイムスロット毎に奇数
偶数交番のパリティを生成する。尚、奇数偶数交番パリ
ティについては、例えば特開平１−２０７８３６号公報
等に開示されているので、ここでは詳細説明を省略す
る。

【０００４】次に、主信号とパリティ生成部１で生成し
た奇数偶数交番のパリティａとを１対ｍ変換部２で並列
変換してｎ×ｍ本の主信号及びパリティａ’として出力
する。ここで、パリティａ’は奇数パリティと偶数パリ
ティの和となるので常に奇数パリティとなる。

【０００５】パリティ検出／生成部３でｎ×ｍ本の主信
号からｎ×ｍビット１タイムスロット毎の奇数パリティ
を生成し、これをパリティｂとして別のパリティ検出／
生成部４へ出力すると共に前述したパリティａ’と比較
して、１対ｍ変換部のパリティエラー検出を行う。

【０００６】ｎ×ｍ本の１対ｍ変換部２の主信号出力を
ｎ×ｍビット処理部５に入力して、ｎ×ｍビット処理
後、主信号をパリティ検出／生成部４及びｍ対１変換部
６へ出力する。パリティ検出／生成部４で、ｎ×ｍビッ
ト処理部からのｎ×ｍ本の主信号からｎ×ｍビット１タ
イムスロット毎の奇数パリティを生成して、パリティｃ
としてｍ対１変換部６へ出力すると共にパリティ６と比
較してｎ×ｍビット処理部５のパリティエラー検出を行
う。

【０００７】ｍ対１変換部６で、ｎ×ｍ本の主信号を入
力時と異なる並び方のｎ本の主信号に変換し、外部へ出
力信号として出力すると共にパリティ検出部７へ出力す
る。このパリティ検出部７では、ｍ対１変換部６からの
ｎ本の主信号からｎビット１タイムスロット毎の奇数パ
リティを生成してパリティｃと比較することによりｍ対
１変換部６のパリティエラー検出を行う。

【０００８】

【発明が解決しようとする課題】この従来のパリティエ
ラー検出方式にあっては、ｎ本の信号を入力し、１対ｍ
並列変換した後、ｎ×ｍビット処理部を通過し、ｎ本間
の入れ替え処理機能を持つｍ対１変換部で再びｍ対１変
換してｎ本の信号を出力する。この場合には、各ブロッ
ク毎にパリティとの生成及び検出する必要があり回路規
模が大きくなる（構成が複雑高価となる）という問題が
あった。しかも、１対ｍ変換部による並列変換の前後で
パリティ監視する為、入力側で奇数偶数交番のパリティ
を生成した場合、出力側では奇数と偶数の和となるので
必ず奇数パリティとなる。そこで、その後に接続される
ｎ×ｍビット処理部で並列信号が断となった場合には奇
数パリティ監視ではエラー監視ができないという問題が
あった。

【０００９】そこで、本発明の目的は、上述した従来の
パリティエラー検出方式の問題点を解決することであ
り、パリティエラー監視回路規模を小さくすると共にブ
ロック間全断等の接続監視も可能にする新規なパリティ
エラー検出方式を提供することである。

【００１０】

【課題を解決するための手段】前述の課題を解決するた
め、本発明によるパリティエラー検出方式は、ｎ本のデ
ジタル入力信号を受け、ｍタイムスロット毎に奇数偶数
パリティを生成するパリティ生成部、１対ｍ変換部、ｎ
×ｍビット処理部、ｍ対１変換部及びパリティ検出部を
有するパリティエラー検出方式において、前記パリティ
検出部は前記ｍ対１変換部の出力のみに設け、前記デジ
タル入力信号に基づき生成した奇数偶数交番パリティと
比較してパリティエラーを検出する。

【００１１】ここで、前記パリティ生成部の出力パリテ
ィは、前記１対ｍ変換部、前記ｎ×ｍビット処理部及び
ｍ対１変換部の合計処理遅延時間に対応するｋビット遅
延して前記パリティ検出部で比較する。

【００１２】

【発明の実施の形態】次に本発明によるパリティエラー
検出方式の一実施形態を図面を参照しながら説明する。

【００１３】図１は本発明によるパリティエラー検出方
式のブロック図である。入出力並列信号の本数ｎ＝４、
ｎ本の信号をそれぞれｍ対１及び１対ｍ展開する本数ｍ
＝２の場合につき説明する。しかし、ｎ及びｍは上記以
外の任意の正整数でよいことが理解できよう。

【００１４】４本の並列入力デジタル信号（以下、単に
並列信号という）をパリティ生成部１１及び１対ｍ変換
部１２へ入力する。１対ｍ変換部１２は４本の並列信号
を８本の並列信号に変換する。この１対ｍ変換部１２で
変換された８本の並列信号は、ｎ×ｍビット処理部１３
を通過してｎ本間の入れ替え処理機能を有するｍ対１変
換部１４に出力して、入力信号と異なる並び方のｎ、即
ち４本の出力信号に変換して出力する。

【００１５】パリティ生成部１１では４本の並列入力信
号から４ビット２タイムスロット毎にパリティを生成し
てパリティ検出部１５へ出力する。このパリティ検出部
１５ではｍ対１変換部１４の出力信号から４ビット２タ
イムスロット毎のパリティを生成し、１対ｍ変換部１
２、ｎ×ｍビット処理部１３、ｍ対１変換部１４の各遅
延量の合計のｋビット遅延させた後、パリティ生成部１
１からのパリティと比較することにより、正しいパリテ
ィエラーが検出できる。図示せずも、パリティ生成部１
１とパリティ検出部１５間にはｋビット相当の遅延手段
を有することとなる。

【００１６】図１に示した構成とすることにより、入力
から出力までを通した奇数偶数交番のパリティエラー監
視又は検出が可能となり、ブロック間全断等の接続監視
もできる。またかかる構成とすることにより、パリティ
検出（又は監視）回路は１つであるので、回路規模は図
２の如き従来回路の１／３とすることができ、回路の小
形化及び低価格化が可能になる。

【００１７】パリティ生成部１１で、入力並列信号を４
ビット２タイムスロット毎の奇数偶数交番パリティを生
成することにより、１対ｍ変換器１２を通過した後の８
ビット１タイムスロット毎の奇数偶数交番パリティと同
等となる。パリティ検出部１５でｍ対１変換部１４の出
力信号から４ビット２タイムスロット毎の奇数偶数交番
のパリティを生成してパリティ生成部１１からの奇数偶
数交番パリティと比較することにより、パリティエラー
を検出することができる。このため入力と出力で信号の
並び方が異なっていても、奇数偶数交番のパリティエラ
ー検出が可能になる。

【００１８】

【発明の効果】以上説明したように、本発明のパリティ
エラー検出方式では、従来の如くブロック毎のパリティ
エラー検出又は監視を行うことなく、入力から出力まで
を通して奇数偶数交番パリティエラの検出又は監視を行
うので、単一のパリティ検出部のみで足り、回路規模を
大幅に縮小することが可能になる。また、ブロック間全
断の場合であっても問題なくパリティエラー検出が可能
であるという顕著な効果を有する。

【図面の簡単な説明】

【図１】本発明のパリティエラー検出方式の好適実施形
態のブロック図とｎ＝４、ｍ＝２の場合の動作説明図で
ある。

【図２】従来のパリティエラー検出方式のブロック図と
ｎ＝４、ｍ＝２の場合の動作説明図である。

【符号の説明】

１１ パリティ生成部 １２ １対ｍ変換部 １３ ｎ×ｍビット処理部 １４ ｍ対１変換部 １５ パリティ検出部

Claims (2)

【特許請求の範囲】
1. 【請求項１】ｎ本のデジタル入力信号を受け、ｍタイム
   スロット毎に奇数偶数パリティを生成するパリティ生成
   部、１対ｍ変換部、ｎ×ｍビット処理部、ｍ対１変換部
   及びパリティ検出部を有するパリティエラー検出方式に
   おいて、 前記パリティ検出部は前記ｍ対１変換部の出力のみに設
   け、前記デジタル入力信号に基づき生成した奇数偶数交
   番パリティと比較してパリティエラーを検出することを
   特徴とするパリティエラー検出方式。
2. 【請求項２】前記パリティ生成部の出力パリティは、前
   記１対ｍ変換部、前記ｎ×ｍビット処理部及びｍ対１変
   換部の合計処理遅延時間に対応するｋビット遅延して前
   記パリティ検出部で比較する請求項１に記載のパリティ
   エラー検出方式。