JP3308908B2 - 伝送システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、離れた地点間を
送信経路及び受信経路で結び、送信経路と受信経路を同
期させて双方向データー通信を行う伝送システムに関す
るものである。

【０００２】

【従来の技術】この種の伝送システムでは、伝送路に含
まれる種々の回路（例えばアンプ、タイミング再生回路
など）の経時変化や事故等が原因で、伝送品質の低下
（具体的には伝送誤りの増加）が生じることがある。

【０００３】伝送システムの運用者は、こうした伝送誤
りの程度を適宜把握し、該システムの保守を行う必要が
ある。

【０００４】伝送誤りを把握するための第１の方法とし
て、パリティチェックがある。すなわち、伝送信号に
「０」または「１」のパリティビットを付加すること
で、伝送信号に一定の規則性をもたせる。そして、受信
側で、この規則性が維持されているか否かを判断するこ
とで、伝送誤りを把握する方法である。また、第２の方
法として、受信側が、受けた信号を送信側に返送し、送
信側が、この返送された信号と元々の送信信号とを比較
することで、伝送誤りを把握する方法がある。

【０００５】上記の第１の方法（パリティチェック）を
実施できる伝送システムの従来例として、図１４に示し
た伝送システム１０がある。

【０００６】この従来の伝送システム１０は、第１の通
信部２０、第２の通信部３０およびこれら通信部間に設
けた伝送路４０を具える。

【０００７】第１の通信部２０は、伝送したい信号を、
第２の通信部３０に、所定の複数ビットからなる第１の
信号群２１単位で、次々に送信する。一方、第２の通信
部３０は、伝送したい信号を、第１の通信部２０に、所
定の複数ビットからなる第２の信号群３１単位で、次々
に送信する。なお、図１４の場合であれば、第１の信号
群２１は、Ｎ１ｉ〜Ｎｎｉからなるｎビットの信号群で
あり、第２の信号群３１は、Ｍ１ｉ〜Ｍｍｉからなるｍ
ビットの信号群（ｍ＝ｎの場合も含む）である。

【０００８】この第１の通信部２０は、第１の加算器２
３、第１の送信手段２５、第１の受信手段２７および第
２の加算器２９を具える。また、第２の通信部３０は、
第２の受信手段３３、第３の加算器３５、第４の加算器
３７および第２の送信手段３９を具える。

【０００９】第１の加算器２３は、第１の信号群２１ご
とに、該信号群２１の各ビット（Ｎ１ｉ〜Ｎｎｉ）を加
算しその結果に応じて第１のパリティビットＰ１を出力
する。また、第１の送信手段２５は、第１の信号群２１
および第１のパリティビットＰ１を伝送路４０の第１の
伝送路４０ａを介して第２の通信部３０に送信する。ま
た、第１の受信手段２７は、第２の通信部３０から送信
される、第２の信号群３１および第２のパリティビット
Ｐ２を、受信する。また、第２の加算器２９は、第１の
受信手段２７が受信する第２の信号群３１の各ビット
（Ｍ１ｏ〜Ｍｍｏ）および第２のパリティビットＰ２ｏ
を加算しその結果に応じて第１のパリティチェック信号
ＰＣ１を出力する。

【００１０】一方、第２の通信部３０の第２の受信手段
３３は、第１の送信手段２５により送信される信号を受
信する。また、第３の加算器３５は、第２の受信手段３
３が受信した第１の信号群２１の各ビット（Ｎ１ｏ〜Ｎ
ｎｏ）および第１のパリティビットＰ１ｏを加算しその
結果に応じて第２のパリティチェック信号ＰＣ２を出力
する。また、第４の加算器３７は、第２の信号群３１ご
とに、信号群３１の各ビット（Ｍ１ｉ〜Ｍｍｉ）を加算
しその結果に応じて第２のパリティビットＰ２を出力す
る。また、第２の送信手段３９は、第２の信号群３１お
よび第２のパリティビットＰ２を第１の通信部２０に伝
送路４０の第２の伝送路４０ｂを介して送信する。

【００１１】なお、第１〜第４の加算器２３、２９、３
５、３７それぞれは、１＋０＝１、０＋１＝１、１＋１
＝０、０＋０＝０という加算則で動作する回路である。
すなわち、奇数個の「１」を加算した場合の結果は
「１」、ゼロ個を含む偶数個の「１」を加算した場合の
結果は「０」という加算をする回路である。これら加算
器の一例を、図１５に示す。この図１５に示した加算器
は、２入力の排他的論理和回路２３ａ〜２３ｎを多段接
続した回路であって、２段目以降の排他的論理和回路の
一方の入力端子に前段の排他的論理和回路の出力が接続
された回路である。

【００１２】この図１４を用いて説明した伝送システム
１０では、第１の通信部２０は、第１のパリティチェッ
ク信号ＰＣ１を判別（パリティチェック）することで、
第２の伝送路４０ｂを経由する伝送での伝送誤り（加算
器３７，２９や送信手段３９や受信手段２７の故障も含
む）を把握できる。また、第２の通信部３０は、第２の
パリティチェック信号ＰＣ２を判別（パリティチェッ
ク）することで、第１の伝送路４０ａを経由する伝送で
の伝送誤り（加算器２３，３５や送信手段２５や受信手
段３３の故障も含む）を把握できる。

【００１３】また、上記の第２の方法（受信信号と元々
の送信信号とを比較する方法）を実施できる伝送システ
ムとして、例えば、図１６に示した様に、伝送システム
１０の構成において、第２の送信手段３９の前段に、送
信／返送切換手段５１を付加した伝送システム５０があ
る。ただし、送信／返送切換手段５１は、第２の信号群
３１および第２のパリティビットＰ２を、第１の受信手
段２７に送信するか、第１の通信部２０から送られて来
た信号をそのまま第１の受信手段２７に返送するかを、
切り換える。後者に切り換えた場合、第２の通信部３０
が受信した信号と、第１の通信部２０が送信した元々の
信号とを比較できるので、伝送誤りを把握できる。

【００１４】

【発明が解決しようとする課題】しかしながら、図１４
を参照して説明した従来の伝送システムでは、伝送品質
をリアルタイムで把握することはできるが、あくまで、
受信側のみで把握できるにすぎない。すなわち、この従
来の伝送システムでは、送信側で往路および復路双方で
の伝送品質を一括把握することは出来ないという問題点
があった。

【００１５】また、図１６を参照して説明した従来の伝
送システムでは、伝送系のチェックのために返送動作し
ている間、本来の通信を停止する必要があるという問題
点がある。

【００１６】従って、送信側で、送信および受信双方の
伝送誤りを本来の通信を停止することなく常時把握でき
る、伝送システムの出現が望まれる。

【００１７】

【課題を解決するための手段】この発明は、第１の信号
群の各ビットを用いて第１のパリティビットを計算する
第１の加算器と、第１の信号群の各ビットと第１のパリ
ティビットとを送信する第１の送信器と、第２の信号群
の各ビットと第２のパリティビットとを受信する第１の
受信器と、第２のパリティビットを用いて第２の信号群
のパリティチェックを行う第２の加算器とを備える第１
の通信部と、第１の信号群の各ビットと第１のパリティ
ビットとを受信する第２の受信器と、第１のパリティビ
ットを用いて第１の信号群のパリティチェックを行う第
３の加算器と、第２の信号群の各ビットを用いて第２の
パリティビットを計算する第４の加算器と、第２の信号
群の各ビットと第２のパリティビットとを送信する第２
の送信器とを備える第２の通信部とを備える伝送システ
ムに関する。そして、第２の通信部の第４の加算器が、
第２の信号群の各ビットと第３の加算器によるパリティ
チェック結果とを用いて第２のパリティビットを計算す
ることにより、第１の通信部から第２の通信部への送信
時に伝送誤りが発生した場合にも、第２の通信部から第
１の通信部への送信時に伝送誤りが発生した場合と同じ
パリティチェック結果を第１の通信部の第２の加算器に
算出させる手段を備えることを特徴とする。

【００１８】この発明によれば、第２の信号群の各ビッ
トと第３の加算器によるパリティチェック結果とを用い
て第２のパリティビットを計算させることができ、した
がって、第１の通信部から第２の通信部への送信時に伝
送誤りが発生した場合にも、第２の通信部から第１の通
信部への送信時に伝送誤りが発生した場合と同じパリテ
ィチェック結果を第１の通信部の第２の加算器に算出さ
せることができる。すなわち、この発明によれば、極め
て簡単な構成で、第１の通信部から第２の通信部への送
信または第２の通信部から第１の通信部への送信で伝送
誤りが発生したことを第１の通信部に認識させることが
可能である。

【００１９】なお、この発明では、第１、第２の通信部
間の通信方式として、パラレル信号伝送、シリアル信号
伝送、直流分をカットした平衡符号化伝送または光伝送
等の任意の方式を採用することができる。また、伝送路
はその中間に交換機等任意の装置を含む場合があっても
良い。また、伝送路は、往復伝送のために別々に用意さ
れる伝送路でも良いし、往復伝送で共用される１本の伝
送路でも良い。

【００２０】この発明においては、第１の加算器が、第
１の信号群がこの第１の加算器に取り込まれる周期に同
期して論理レベルを反転する交番信号と第１の信号群の
各ビットとを用いて、第１のパリティビットを計算する
ように構成されることが望ましい。

【００２１】かかる構成によれば、タイミング抽出が行
い易い、オートゲインコントロールが行い易い等の効果
が得られる。

【００２２】この発明においては、第１の加算器が、第
１の信号群がこの第１の加算器に取り込まれる周期より
も長い周期で論理レベルが変化し且つこの変化のパター
ンが予め定められている低速入力信号と第１の信号群の
各ビットとを用いて、第１のパリティビットを計算する
ように構成されることが望ましい。

【００２３】かかる構成によれば、低速入力信号を意味
を持つビットパターンからなる信号とすることができる
ので、伝送誤りの把握処理中に、かかるビットパターン
により何らかの情報（例えば何らかの保守作業指示など
のための情報）をも伝送できる。

【００２４】この発明においては、第１の信号群が第１
の加算器に取り込まれる周期に同期して論理レベルを反
転する交番信号、第１の信号群が第１の加算器に取り込
まれる周期よりも長い周期で論理レベルが変化し且つこ
の変化のパターンが予め定められている低速入力信号、
第２の加算器によるパリティチェック結果、または、論
理レベルが固定された固定信号のいずれかを少なくとも
含む信号群から一種類の信号を選択する第１のスイッチ
が、第１の通信部に設けられ、第１の加算器として、第
１のスイッチによって選択された信号と、第１の信号群
の各ビットを用いて第１のパリティビットを計算するよ
うに構成された加算器が、第１の通信部に設けられ、第
２の信号群が第４の加算器に取り込まれる周期に同期し
て論理レベルを反転する交番信号、第２の信号群が第４
の加算器に取り込まれる周期よりも長い周期で論理レベ
ルが変化し且つこの変化のパターンが予め定められてい
る低速入力信号、第３の加算器によるパリティチェック
結果、または、論理レベルが固定された固定信号のいず
れかを少なくとも含む信号群から一種類の信号を選択す
る第２のスイッチが、第２の通信部に設けられ、且つ、
第４の加算器として、第２のスイッチによって選択され
た信号と、第２の信号群の各ビットを用いて第２のパリ
ティビットを計算するように構成された加算器が、第２
の通信部に設けられた構成とすることが望ましい。

【００２５】かかる構成によれば、第２の通信部から第
１の通信部への送信時に伝送誤りが発生した場合と同じ
パリティチェック結果を第１の通信部の第２の加算器に
算出させることができる通信と、タイミング抽出やオー
トゲインコントロールが行い易い通信と、低速入力信号
により情報を伝送できる通信とを、切り換えて実行する
ことができる。

【００２６】

【発明の実施の形態】以下、図面を参照してこの出願の
各発明の実施の形態について説明する。なお、説明に用
いる各図はこの発明を理解出来る程度に概略的に示して
あるにすぎない。また、各図において、同様な構成成分
については、同一の番号を付して示し、重複する説明を
省略することもある。

【００２７】１．第１の実施の形態 第１の実施の形態として、第１の発明の実施の形態を説
明する。図１は、この第１の実施の形態の伝送システム
６０を説明する図である。

【００２８】第１の実施の形態の伝送システム６０の、
従来の伝送システム１０（図１４参照）との相違点は、
第４の加算器として、第２の信号群３１の各ビットと第
２のパリティチェック信号ＰＣ２とを加算しその結果を
第２のパリティビットＰ２として出力する加算器６１を
具えた点にある。その他の点は、従来の伝送システム１
０と同様な構成としてある。

【００２９】なお、第４の加算器６１は、入力信号とし
て第２のパリティチェック信号ＰＣ２が追加された点を
除いて、従来の第４の加算器３７（図１４参照）と同様
な加算則で動作する。すなわち、奇数個の「１」を加算
した場合の結果は「１」（または「０」）、ゼロ個を含
む偶数個の「１」を加算した場合の結果は「０」（また
は「１」）という加算則で動作する回路である。このよ
うな第４の加算器６１は、例えば図１５を用いて説明し
た回路により実現できる。

【００３０】次に、この第１の実施の形態の伝送システ
ム６０の動作について説明する。

【００３１】第１の通信部２０の第１送信手段２５は、
信号を、所定の複数ビット単位（第１の信号群２１単
位）で、第２の通信部３０に次々と送信する。ただし、
第１の信号群２１毎に、第１の加算器２３は第１のパリ
ティビットＰ１を生成する。そして、第１の送信手段２
５は、第１の信号群２１にこの第１のパリティビットＰ
１を付加して、第２の通信部３０に送る。

【００３２】なお、第１の信号群２１とこれに対応する
第１のパリティビットＰ１とを同期させて送信する必要
があるため、第１の加算器２３で第１のパリティビット
Ｐ１を生成するために要する時間分、この第１のパリテ
ィビットＰ１を生成するため用いた第１の信号群を遅延
させる。この遅延は、これに限られないが、第１の送信
手段２５において行う。

【００３３】第１の通信部２０が第２の通信部３０に送
信した第１の信号群２１および第１のパリティビットＰ
１を、第２の通信部３０の第２の受信手段３３は、受信
する（再生する）。そして、これら再生した信号を、第
３の加算器３５は加算して、第２のパリティチェック信
号ＰＣ２を出力する。

【００３４】第２の受信手段３３が再生した信号中に伝
送誤りがあると、第３の加算器３５は、出力状態を反転
した信号、すなわちパリティーエラーが存在する旨の信
号を、第２のパリティチェック信号ＰＣ２として出力す
る。誤りがなかった場合は、第３の加算器３５の出力状
態は変化しない。

【００３５】ここで、第２のパリティチェック信号ＰＣ
２を第４の加算器６１に入力しなかった場合（すなわ
ち、従来構成の場合）、第２の通信部３０から第１の通
信部２０への信号送信は、第１の通信部２０から第２の
通信部３０への伝送経路（第１の伝送路４０ａを含む往
路）の影響を受けない独立なものとなる。

【００３６】しかし、この発明の伝送システム６０で
は、第４の加算器６１は、第２のパリティチェック信号
ＰＣ２と第２の信号群３１の各ビットとを加算して、第
２のパリティビットＰ２を生成するので、第２のパリテ
ィビットＰ２の論理レベルは、第２のパリティチェック
信号ＰＣ２の論理レベル（即ち第１の伝送路４０ａを含
む往路が正常か否か）で反転する。そのため、第２の通
信部３０から第１の通信部２０への伝送経路（第２の伝
送路４０ｂを含む復路）が正常であっても、第１のパリ
ティチェック信号ＰＣ１の論理レベルは、第１の伝送路
４０ａを含む往路が異常な場合反転する。また、逆に、
第１の伝送路４０ａを含む往路が正常であっても、第１
のパリティチェック信号ＰＣ１の論理レベルは、第２の
伝送路４０ｂを含む復路が異常な場合、反転する。

【００３７】従って、この発明の伝送システム６０の場
合、第１のパリティチェック信号ＰＣ１の論理レベルが
伝送誤りなしの状態になるのは、第１の通信部２０から
第２の通信部３０への第１の伝送路４０ａを含む往路が
正常で、かつ、第２の通信部３０から第１の通信部２０
への第２の伝送路４０ｂを含む復路が正常な場合だけで
ある。

【００３８】ただし、第１の通信部２０から第２の通信
部３０への第１の伝送路４０ａを含む往路と、第２の通
信部３０から第１の通信部２０への第２の伝送路４０ｂ
を含む復路との中で、偶数個の誤りが同時に発生した場
合、第１のパリティチェック信号ＰＣ１は伝送誤りなし
の状態になるが、偶数個の同時誤りが連続することは極
めて希であるので、伝送経路の異常（傷害発生）は検出
できる。

【００３９】上述した説明から明らかなように、この発
明の伝送システム６０によれば、第１の通信部２０の第
２の加算器２９の出力である第１のパリティチェック信
号ＰＣ１を監視するだけで、第１の通信部２０の送信・
受信の各経路の伝送誤りを監視できる。

【００４０】なお、誤り率が極めて小さい場合、第１の
パリティチェック信号ＰＣ１および第２のパリティチェ
ック信号ＰＣ２は、従来同様のパリティエラー検出ビッ
トとしても利用できる。

【００４１】２．第２の実施の形態 第２の実施の形態として、第２の発明の実施の形態を説
明する。図２は、この第２の実施の形態の伝送システム
７０を説明する図である。

【００４２】この第２の実施の形態の伝送システム７０
は、第１の実施の形態の伝送システム６０に対して以下
の点で相違する。

【００４３】すなわち、第１の加算器として、第１の信
号群２１をこの第１の加算器に取り込む周期に同期して
論理レベルが０または１に交互に変化する交番信号Ｓａ
と、第１の信号群２１の各ビットとを加算しその結果を
第１のパリティビットＰ１として出力する第１の加算器
７１を具えた点で、第１の実施の形態と相違する。それ
以外は、第１の実施の形態と同様の構成としてある。

【００４４】なお、第１の加算器７１は、入力信号とし
て交番信号Ｓａが追加された点を除いて、従来の第１の
加算器２３（図１４参照）と同様な加算則で動作する。
すなわち、奇数個の「１」を加算した場合の結果は
「１」（または「０」）、ゼロ個を含む偶数個の「１」
を加算した場合の結果は「０」（または「１」）という
加算則で動作する回路である。このような第１の加算器
７１は、例えば図１５を用いて説明した回路により実現
できる。

【００４５】また、交番信号Ｓａは、第１の信号群２１
としてＮ１１〜Ｎｎ１の信号群を第１の加算器７１に入
力するとき例えば論理レベルが１となり、次の第１の信
号群であるＮ１２〜Ｎｎ２の信号群を第１の加算器７１
に入力するとき論理レベルが０となるという具合に、次
々の第１の信号群に対して交互に論理レベルが変化する
信号である。

【００４６】このような交番信号Ｓａは、例えば、第１
の信号群２１の転送クロックに同期して論理レベルが交
互に変化する信号発生器など、任意好適な回路で生成で
きる。

【００４７】次に、この第２の実施の形態の伝送システ
ム７０の動作について説明する。

【００４８】第１の加算器７１へ入力する交番信号Ｓａ
の論理レベルが「０」の時、第１の信号群２１（Ｎ１ｉ
〜Ｎｎｉ）中の「１」の個数が奇数なら、第１のパリテ
ィビットＰ１は「１」になり、同個数が偶数ならＰ１は
「０」になる。従って、交番信号Ｓａの論理レベルが
「０」の時、第１の送信手段２５が送信する第１の信号
群２５および第１のパリティビットからなる信号（Ｎ１
ｉ〜Ｎｎｉ、Ｐ１）中の「１」の個数は、常に偶数個と
なる。

【００４９】これに対して、第１の加算器７１へ入力す
る交番信号Ｓａの論理レベルが「１」の時、第１の信号
群２１（Ｎ１ｉ〜Ｎｎｉ）中の「１」の個数が奇数な
ら、第１のパリティビットＰ１は「０」になり、同個数
が偶数ならＰ１は「１」になる。従って、交番信号Ｓａ
の論理レベルが「１」の時、第１の送信手段２５が送信
する第１の信号群２１および第１のパリティビットＰ１
からなる信号（Ｎ１ｉ〜Ｎｎｉ、Ｐ１）中の「１」の個
数は、常に奇数個となる。

【００５０】このような、第１の送信手段２５が送信す
る信号（Ｎ１ｉ〜Ｎｎｉ、Ｐ１）中の「１」の個数が偶
数個か奇数個かの状態は、第２の通信部３０に送られ
る。そのため、第１の伝送路４０ａを含む往路が正常で
あるなら、第２の通信部３０の第２の受信手段３３で受
ける第１の信号群（Ｎ１ｏ〜Ｎｎｏ、Ｐ１ｏ）中の
「１」の個数は、第１の送信手段２５から出力されたと
同じ偶数個か奇数個になる。

【００５１】そのため、第２の通信部３０側の第３の加
算器３５の出力は、第２の受信手段３３が受信した信号
中の「１」の個数が偶数か奇数かによって、「０」か
「１」になる。従って、第１の通信部２０から第２の通
信部３０への送信において伝送誤りがなければ、第１の
通信部２０の第１の加算器７１に入力される交番信号Ｓ
ａのパターン（０と１の交互パターン）が、第２のパリ
ティチェック信号ＰＣ２として再現される。

【００５２】従って、第２の通信部３０は、第３の加算
器３５から出力される第２のパリティチェック信号ＰＣ
２の列が、第１の通信部２０の第１の加算器７１に入力
されている交番信号Ｓａと同じパターンか否かをチェッ
クする事で、第１の伝送路４０ａを含む往路が正常か否
かを判別できる（この判別に用いる判別回路８０につい
ては後述する）。

【００５３】また、上記の判別動作とは別に、第２の通
信部３０は、第２のパリティチェック信号ＰＣ２と第２
の信号群３１（Ｍ１ｉ〜Ｍｍｉ）の各ビットを第４の加
算器６１で加算して第２のパリテイビットＰ２を生成
し、さらに、第２の信号群とこれに対応する第２のパリ
ティビットＰ２とからなる信号（Ｍ１ｉ〜Ｍｍｉ、Ｐ
２）を、第２の送信手段３９によって第１の通信部２０
に送信する。

【００５４】ただし、この第２のパリティビットＰ２の
生成や第１の通信部２０への送信は、第１の通信部から
第２の通信部へ信号送信するタイミングに同期させて行
う。このような同期制御は、例えば、第３の加算器３５
の出力からタイミングを抽出する等により、確保でき
る。

【００５５】この第２の通信部３０から第１の通信部２
０への送信において、伝送誤りがなければ、第３の加算
器３５から出力される「０」「１」の繰り返しパターン
が、第１の通信部２０の第２の加算器２９の出力にその
まま現れる。すなわち、第３の加算器３５から出力され
る「０」「１」の繰り返しパターンが、第１のパリティ
チェック信号ＰＣ１の列として、現れる。従って、この
第１のパリティチェック信号ＰＣ１は、伝送誤りがない
場合は、第１の加算器７１に入力した交番信号Ｓａを遅
延させた信号になる。

【００５６】従って、第１の通信部２０は、第２の加算
器２９から出力される第１のパリティチェック信号ＰＣ
１の列が、第１の通信部２０の第１の加算器７１に入力
されている交番信号Ｓａと同じパターンか否かをチェッ
クする事で、第２の伝送路４０ａを含む復路が正常か否
かを判別できる（この判別に用いる判別回路８０につい
ては後述する）。

【００５７】然も、第１のパリテイチェック信号ＰＣ１
の列と、交番信号Ｓａとが同じパターンになるのは、第
１の伝送路４０ａおよび第２の伝送路４０ｂを含む往復
経路の双方が正常な場合だけであるので、第１のパリテ
ィチェック信号ＰＣ１を監視するだけで、第１の伝送路
４０ａおよび第２の伝送路４０ｂを含む往復経路の双方
の伝送誤りを監視することができる。

【００５８】また、この第２の実施の形態でも、誤り率
が小さい場合、第２のパリティチェック信号ＰＣ２の列
が交番信号Ｓａのパターンと一致する場合を論理レベル
が「０」（または「１」）、一致しない場合を論理レベ
ルが「１」（または「０」）とすることで、ＰＣ２を、
本来の第２のパリティチェックビットとして利用出来
る。同じく、第１のパリティチェック信号ＰＣ１の列が
交番信号Ｓａのパターンと一致する場合を論理レベルが
「０」（または「１」）、一致しない場合を論理レベル
が「１」（または「０」）とすることで、ＰＣ１を、本
来の第１のパリティチェックビットとして利用出来る。

【００５９】また、交番信号Ｓａを用いたことによる別
の作用・効果として以下のような作用・効果が得られ
る。

【００６０】：交番信号Ｓａを用いたため、「０」の
論理レベルが連続する信号状態および「１」の論理レベ
ルが連続する信号状態を生じにくくできる。

【００６１】その結果、第３の加算器３５から出力され
る第２のパリティチェック信号ＰＣ２および第２の加算
器２９から出力される第１のパリティチェック信号ＰＣ
１それぞれは、タイミング抽出用の信号源として利用し
易いものになる。

【００６２】：オートゲインコントロール（ＡＧＣ）
を行おうとした場合、安定に行い易くなる。一般に、伝
送路での信号なまりを補正するため伝送信号は等化増幅
される。この際、増幅対象の信号中に交番信号が少ない
と、論理レベルの反転機会が少ないため信号の振幅が分
かりにくい。振幅の分かる機会が少ないと等化増幅の制
御がしずらくなる。交番信号Ｓａを用いると信号の反転
機会が増えるので信号の振幅が分かり易くなるから、Ａ
ＧＣを安定に行い易い。

【００６３】：タイミング抽出やＡＧＣをし易くする
ために、従来は、伝送したい本来の信号（第１の信号群
や第２の信号群）中に、交番信号を意図的に挿入するこ
とがあった。しかし、この発明ではそれを不要にでき
る。従って、本来の信号のビット構成の制約を軽減でき
る。

【００６４】：伝送路中にシリアル伝送部がある場
合、該伝送部が断線になると全信号が途絶する故障（オ
ールゼロ状態）が起きる。また、伝送路では伝送すべき
本来の信号（第１の信号群など）が無いことによる無信
号状態も生じる。故障状態と無信号状態との識別は従来
は難しかった。ところが、この発明では伝送路が正常で
かつ本来の信号が無信号状態であっても、第１および第
２のパリティチェック信号自体は交番信号となる。しか
し、伝送路が断線の場合は、第１および第２のパリティ
チェック信号も無信号になる。両者の相違から、伝送路
が断線なのか、本来の信号が無信号状態なのかを識別で
きる。

【００６５】なお、この第２の実施の形態では、第１の
信号群２１を第１の加算器７１に取り込む周期に同期し
て論理レベルが０または１に交互に変化する交番信号Ｓ
ａとして、例えば「１０１１」というように、「１」と
「０」の比率が１：１でない部分を含む交番信号を用い
る場合があっても良い。こうしておくと、伝送誤りがあ
った場合の、第１のパリティチェック信号ＰＣ１と交番
信号Ｓａとの不一致、および、第２のパリティチェック
信号ＰＣ２と交番信号Ｓａとの不一致を、検出し易くで
きる。

【００６６】ところで、この第２の実施の形態では、第
１のパリティチェック信号ＰＣ１と交番信号Ｓａとが一
致しているか否かを判定したり、第２のパリティチェッ
ク信号ＰＣ２と交番信号とが一致しているか否かを判定
すると説明した。

【００６７】これら判定は、信号比較を行う任意好適な
判定回路で実現できる。そして、この第２の実施の形態
の伝送システム７０は、このような判定回路８０を、第
１の通信部２０内および第２の通信部３０内それぞれ
に、または、第１の通信部２０および第２の通信部３０
それぞれの外付け回路として具えることができる（図２
参照）。

【００６８】図３は、このような判定回路８０の一構成
例を説明する図である。もちろん、一例であり、他の回
路構成でも良い。なお、第１の通信部側の判定回路８０
および第２の通信部側の判定回路８０は同様な構成の回
路とできるので、以下の説明では、第２のパリティチェ
ック信号ＰＣ２と交番信号Ｓａとが一致するか否かを判
定する回路（第２の通信部側の判定回路８０）に着目し
て説明する。

【００６９】この判定回路８０は、シフトレジスタ回路
８０ａと、クロック再生回路８０ｂと、２入力論理和回
路８０ｃと、分周回路８０ｄと、データラッチ回路８０
ｅと、ビットパターン判別用マイクロコンピュータ８０
ｆ（以下、判別用マイコン８０ｆ）とで構成してある。

【００７０】この判定回路８０のクロック再生回路８０
ｂは、第３の加算器３５が第２のパリティチェック信号
ＰＣ２を次々に出力するタイミングから、クロック信号
ＯＣ１を再生する。この再生したクロック信号ＯＣ１
は、シフトレジスタ回路８０ａのクロック端子および論
理和回路８０ｃに入力される。

【００７１】また、シフトレジスタ回路８０ａは、第３
の加算器３５から次々出力される第２のパリティチェッ
ク信号ＰＣ２を順次に記憶する。シフトレジスタ回路８
０ａでのデータシフト動作は、クロック再生回路８０ｂ
で再生したクロック信号ＯＣ１で制御される。

【００７２】また、２入力論理和回路８０ｃは、クロッ
ク再生回路８０ｂで再生したクロック信号および判別用
マイコン８０ｆからの補正パルスＨｐ（詳細は後述す
る）を、分周回路８０ｄに出力する。

【００７３】また、分周回路８０ｄは、クロック再生回
路８０ｂが再生したクロックＯＣ１を分周して、第２の
クロック信号ＯＣ２を出力する。例えば、ＯＣ１を、１
／ｋに分周した信号を、第２のクロック信号ＯＣ２とし
て出力する。なお、ｋは２以上の整数である。ただし、
この分周回路８０ｄには、判別用マイコン８０ｆからの
補正パルスＨｐも入力できるので、この補正パルスＨｐ
を入力した場合、分周回路８０ｄから出力される第２の
クロック信号ＯＣ２のタイミングを変更できる（この様
にする理由は後述する）。

【００７４】また、データラッチ回路８０ｅは、原則と
して、シフトレジスタ回路８０ａにｋ個分の第２のパリ
ティチェック信号ＰＣ２が記憶されると、このｋ個分の
データをラッチする。具体的には、この判定回路８０の
例では、シフトレジスタ回路８０ａが、クロック信号Ｏ
Ｃ１によりｋ個の第２のパリティチェック信号ＰＣ２を
記憶すると、分周回路８０ｄは第２のクロック信号ＯＣ
２をデータラッチ回路８０ｅに出力する。そのため、デ
ータラッチ回路８０ｅは、この第２のクロック信号ＯＣ
２に応じて、シフトレジスタ回路８０ａのｋ個のデータ
をラッチする。以下、同様に、ｋ個分区切りのＰＣ２が
シフトレジスタ回路８０ａに記憶される毎に、データラ
ッチ回路８０ｅはラッチ動作をする。

【００７５】ただし、補正パルスＨｐが論理和回路８０
ｃに入力された場合、データラッチ回路８０ｅのラッチ
タイミングがクロック信号ＯＣ１の１クロック分ずつず
れる様に、補正パルスＨｐおよび分周回路８０ｄを構成
してある。したがって、補正パルスＨｐが論理和回路８
０ｃに入力された場合、前回のｋ個分区切りのＰＣ２か
ら、クロック信号ＯＣ１の１クロック分ずらした新たな
ｋ個分区切りとなるＰＣ２を、データラッチ回路８０ｅ
は、ラッチする。

【００７６】この補正パルスＨｐの典型的な用途とし
て、次の様な場合がある。伝送システムでの伝送が開始
されたばかりの時などは、無信号状態のビットパターン
がシフトレジスタ回路８０ａの全部または一部に記憶さ
れている。このような場合、補正パルスＨｐを入力して
正しいｋ個分区切りのパリティチェック信号ＰＣ２がラ
ッチできるように、ラッチタイミングをずらす必要があ
る。補正パルスＨｐは、これを可能にする。

【００７７】また、判別用マイコン８０ｆは、予め交番
信号Ｓａのビットパターンを保持していて、この保持し
た交番信号Ｓａのビットパターンと、データラッチ回路
８０ｅがラッチするｋ個分区切りの第２のパリティチェ
ック信号ＰＣ２のビットパターンとを比較して、両者の
一致・不一致を判定する。

【００７８】なお、図３に示した判定回路８０の判別用
マイコン８０ｆが、補正パルスＨｐとして高速パルスを
出せない危惧がある場合は、図３に示した判別用マイコ
ン８０ｆの補正パルスＨｐの出力端子と、２入力論理和
回路８０ｃの入力端子との間に、微分回路（立ち上がり
エッジ検出回路）を挿入するのが良い。微分回路（立ち
上がりエッジ検出回路）としては、例えば、図１７に示
す回路８０ｇを挙げることができる。

【００７９】すなわち、第１のインバータ回路８０ｇａ
と、２入力ＮＡＮＤ回路８０ｇｂと、第２のインバータ
回路８０ｇｃとで構成した回路である。ただし、第１の
インバータ回路８０ｇａの入力端子に、判別用マイコン
８０ｆから出力される補正パルスＨｐを入力する。ま
た、２入力ＮＡＮＤ回路８０ｇｂの一方の入力端子に第
１のインバータ回路８０ｇａの出力端子を接続し、他方
の入力端子に、前記補正パルスＨｐを入力するものであ
る。また、第２のインバータ回路８０ｇｃの入力端子
に、２入力ＮＡＮＤ回路８０ｇｂの出力端子を接続す
る。そして、第２のインバータ回路８０ｇｃの出力端子
を、２入力論理和回路８０ｃの一方の入力端子に接続し
てある。この微分回路８０ｇによれば、出力パルスＤの
幅を、第１のインバータ回路８０ｇａの遅延時間によっ
て決めることができる。

【００８０】３．第３の実施の形態 次に、第３の実施の形態として、第３の発明の実施の形
態を説明する。図４は、この第３の実施の形態の伝送シ
ステム９０を説明する図である。

【００８１】この第３の実施の形態の伝送システム９０
は、第１の実施の形態の伝送システム７０に対して以下
の点で相違する。

【００８２】すなわち、第１の加算器として、第１の信
号群２１を当該第１の加算器に取り込む周期より長い周
期で論理レベルが変化しかつ該変化の具合が予め定めら
れている第１の低速入力信号Ｓ１と、第１の信号群２１
の各ビットとを加算し、その結果を第１のパリティビッ
トＰ１として出力する第１の加算器９１を具える点で、
第２の実施の形態と相違する。それ以外は、第１の実施
の形態と同様の構成としてある。

【００８３】なお、第１の加算器９１は、入力信号とし
て第１の低速入力信号Ｓ１が追加された点を除いて、従
来の第１の加算器２３（図１４参照）と同様な加算則で
動作する。すなわち、奇数個の「１」を加算した場合の
結果は「１」（または「０」）、ゼロ個を含む偶数個の
「１」を加算した場合の結果は「０」（または「１」）
という加算則で動作する回路である。

【００８４】このような第１の加算器９１は、例えば図
１５を用いて説明した回路により実現できる。

【００８５】また、第１の低速入力信号Ｓ１は、第１の
信号群２１を第１の加算器９１に取り込む周期より長い
周期で論理レベルが変化しかつ該変化の具合が予め定め
られている信号であれば、そのビットパターンは特に限
定されない。また、この第１の低速入力信号は、１種類
に限られず、複数種類とするのが良い。そして、複数種
とした場合は、それぞれの第１の低速入力信号を、それ
ぞれ意味を持つ信号とするのが良い。すなわち、第１の
通信部が第２の通信部に第１の仕事をさせたい場合は、
第１の低速入力信号を第１のビットパターンの信号と
し、第２の仕事をさせたい場合は、第１の低速入力信号
を第２のビットパターンの信号とするというように、予
めビットパターンを定めておく（「仕事命令なし（通常
状態）」に対応する第０のビットパターンも含む）のが
良い。

【００８６】次に、この第３の実施の形態の伝送システ
ム９０の動作について説明する。第１の低速入力信号Ｓ
１として、「０」「１」を含む予め定めたビットパター
ンの信号を入力する。

【００８７】すると、第１の伝送路４０ａを含む往路が
正常であれば、第２の実施の形態での交番信号Ｓａを用
いた時と同様な理由から、第２のパリティチェック信号
ＰＣ２には、第１の低速入力信号Ｓ１のビットパターン
が現れる。正常でなければ、現れない。従って、第２の
パリティチェック信号ＰＣ２の列と、第１の低速入力信
号とが一致するか否かを判定することで、第１の伝送路
４０ａを含む往路が正常か否かを判定できる。

【００８８】なお、この判定処理は、例えば、第２の実
施の形態で説明した判定回路８０によって行うことが出
来る。ただし、第２の実施の形態では交番信号Ｓａを比
較対照としていたのに対し、本発明では第１の低速入力
信号Ｓ１を比較対照とする。

【００８９】また、上記判定処理とは別に、第４の加算
器６１は、第２のパリティチェック信号ＰＣ２と第２の
信号群３１の各ビットとを加算して第２のパリティビッ
トＰ２を生成し、さらに、このＰ２と第２の信号群３１
とを第１の通信部に送る。

【００９０】ここで、第２の伝送路４０ｂを含む復路が
正常であるなら、第１の通信部２０の第１のパリティチ
ェック信号ＰＣ１には、第１の低速入力信号Ｓ１のビッ
トパターンが現れる。従って、第１のパリティチェック
信号ＰＣ１の列と、第１の低速入力信号Ｓ１とが一致す
るか否かを判定することで、第２の伝送路４０ｂを含む
復路が正常か否かを判定できる。

【００９１】また、送信／受信の双方で伝送誤りが無い
場合に、第１のパリティチェック信号ＰＣ１の列と、第
１の低速入力信号Ｓ１とが一致するので、第１のパリテ
ィチェック信号ＰＣ１の列と、第１の低速入力信号Ｓ１
とが一致するか否かを判定することで、第１および第２
の伝送路４０双方の経路が正常か否かを判定できる。

【００９２】なお、この判定処理は、例えば、第２の実
施の形態で説明した判定回路８０によって行うことが出
来る。ただし、第２の実施の形態では交番信号Ｓａを比
較対照としていたのに対し、本発明では第１の低速入力
信号Ｓ１を比較対照とする。

【００９３】この第３の実施の形態では、第１および第
２の実施の形態と同様、第１の通信部２０において、第
１および第２の伝送路を含む往路および復路のそれぞれ
が正常か否かを判定できる。

【００９４】さらに、第１の低速入力信号に意味を持た
せてあるので、第１の通信部から第２の通信部に対し、
パリティビットを利用して、所定の指令などを与えるこ
とができる。この場合、第２の通信部３０側のパリティ
チェック信号ＰＣ２の列が予め定められている何れかの
ビットパターンに該当するか否かをチェックする。予め
定められているビットパターンの何れかに一致する場合
は、該当意味情報が送られて来ていると判断でき、該当
ビットパターンが存在しない場合は、伝送エラーが発生
していると判断できる。

【００９５】なお、第２の通信部の第４の加算器６１に
第１の低速入力信号Ｓ１と同趣旨の第２の低速入力信号
Ｓ２を更に加算入力する（図４に点線で入力Ｓ２として
示す）場合があってもよい。こうすれば、第２の通信部
から第１の通信部に対しても意味のある信号を本来の信
号に重畳させて送ることができる。ただし、第２の通信
部３０から第２の低速入力信号Ｓ２として有意味信号を
送る場合は、第２の通信部３０側のパリティチェック信
号ＰＣ２が、第１の低速入力信号Ｓ１の「無意味信号
（通常状態）」に対応するビットパターンである時に限
定し、第１の通信部２０から第１の低速入力信号Ｓ１と
して有意味信号を送る場合は、第１の通信部２０側のパ
リティチェック信号ＰＣ１が、第２の低速入力信号Ｓ２
の「無意味信号（通常状態）」に対応するビットパター
ンである時に限定する。このようにして、有意味パター
ンが第１および第２の通信部から同時に送出されないよ
うにする。この制約下においては、各パリティチェック
信号ＰＣ２およびＰＣ１が、何れかの有意味信号パター
ンと合致した場合は、該当意味の情報が送られてきたと
判断でき、無意味信号パターンと合致している場合は、
有意味信号なし通信系正常状態と判断でき、何れにも該
当しない場合は、伝送系に異常が発生していると判断で
きる。

【００９６】４．第４の実施の形態 第４の実施の形態として、第４の発明の実施の形態を説
明する。図５は、この第４の実施の形態の伝送システム
１００を説明する図である。

【００９７】この第４の実施の形態の伝送システム１０
０は、第１の実施の形態の伝送システム６０に対して以
下の点で相違する。

【００９８】すなわち、第１のスイッチ１０１と第１の
加算器１０３とを、第１の通信部２０に具え、第２のス
イッチ１０５と第４の加算器１０７とを、第２の通信部
３０に具えた点で相違する。

【００９９】第１のスイッチ１０１は、第１の交番信号
Ｓａと、第１の低速入力信号Ｓ１と、第１のパリティチ
ェック信号ＰＣ１と、論理レベルが固定された固定信号
Ｓｆとから選ばれる少なくとも２種の信号から１種の信
号を選択して、第１の加算器１０３に入力する。

【０１００】ただし、第１の交番信号Ｓａは、第１の信
号群２１を第１の加算器１０３に取り込む周期に同期し
て論理レベルが０および１に交互に変化する信号であ
る。すなわち、第２の実施の形態で説明した交番信号Ｓ
ａである。

【０１０１】また、第１の低速入力信号Ｓ１は、第１の
信号群２１を第１の加算器１０３に取り込む周期より長
い周期で論理レベルが変化しかつ該変化の具合が予め定
められている信号である。すなわち、第３の実施の形態
で説明した低速入力信号Ｓ１である。

【０１０２】また、論理レベルが固定された固定信号Ｓ
ｆとは、論理レベルを、「０」またを「１」に固定した
状態の信号である。図示例では、論理レベルを「０」に
固定してある。

【０１０３】また、第２のスイッチ１０５は、第２の交
番信号Ｓｂと、第２の低速入力信号Ｓ２と、第２のパリ
ティチェック信号ＰＣ２と、論理レベルが固定された固
定信号Ｓｆとから選ばれる少なくとも２種の信号から１
種の信号を選択して、第４の加算器１０７に入力する。

【０１０４】ただし、第２の交番信号Ｓｂは、第２の信
号群３１を第４の加算器１０７に取り込む周期に同期し
て論理レベルが０および１に交互に変化する信号であ
る。この第２の交番信号Ｓｂは、第１の交番信号Ｓａと
同じビットパターンでもよい。

【０１０５】また、第２の低速入力信号Ｓ２は、第２の
信号群３１を第１の加算器１０３に取り込む周期より長
い周期で論理レベルが変化しかつ該変化の具合が予め定
められている信号である。この第２の低速入力信号Ｓ２
は、上記の要件を満たした種々の信号で良い。第３の実
施の形態で説明した第２の低速入力信号Ｓ２と同じもの
を用いて良い。

【０１０６】また、論理レベルが固定された固定信号Ｓ
ｆとは、論理レベルを、「０」またを「１」に固定した
状態の信号である。図示例では、論理レベルを「０」に
固定してある。

【０１０７】また、第１の加算器１０３は、第１のスイ
ッチ１０１によって選択された信号と第１の信号群２１
の各ビットとを加算しその結果を第１のパリティビット
Ｐ１として出力する。

【０１０８】第４の加算器１０７は、第２のスイッチ１
０５によって選択された信号と第２の信号群３１の各ビ
ットとを加算しその結果を第２のパリティビットＰ２と
して出力する。

【０１０９】なお、第１の加算器１０３および第４の加
算器１０７それぞれは、従来同様、奇数個の「１」を加
算した場合の結果は「１」（または「０」）、ゼロ個を
含む偶数個の「１」を加算した場合の結果は「０」（ま
たは「１」）という加算則で動作する加算器である。

【０１１０】また、第１のスイッチ１０１および第２の
スイッチ１０５それぞれは、上記のスイッチング動作が
可能な任意のスイッチで構成できる。

【０１１１】次に、この第４の実施の形態の伝送システ
ム１００の動作について説明する。

【０１１２】先ず、第１のスイッチ１０１が固定信号Ｓ
ｆを第１の加算器１０３に入力し、かつ、第２のスイッ
チ１０５がＰＣ２を第４の加算器１０７に入力するよう
に動作した場合、第１の実施の形態の伝送システム６０
に相当する伝送システムを実現できる。

【０１１３】また、第１のスイッチ１０１が第１の交番
信号Ｓａを第１の加算器１０３に入力し、かつ、第２の
スイッチ１０５がＰＣ２を第４の加算器１０７に入力す
るように動作した場合、第２の実施の形態の伝送システ
ム７０に相当する伝送システムを実現できる。

【０１１４】また、第１のスイッチ１０１が第１の低速
入力信号Ｓ１を第１の加算器１０３に入力し、かつ、第
２のスイッチ１０５がＰＣ２を第４の加算器１０７に入
力するように動作した場合、第３の実施の形態の伝送シ
ステム９０に相当する伝送システムを実現できる。

【０１１５】第１のスイッチ１０１がＰＣ１を第１の加
算器１０３に入力し、かつ、第２のスイッチ１０５が固
定信号Ｓｆを第４の加算器１０７に入力するように動作
した場合、第１の実施の形態の伝送システム６０に相当
するシステムであって、往復経路の誤り監視を行う通信
部が第１の実施の形態と入れ替わった伝送システム（す
なわち、第２の通信部３０が往復経路の誤り監視を行う
伝送システム）を実現できる。

【０１１６】また、第１のスイッチ１０１がＰＣ１を第
１の加算器１０３に入力し、かつ、第２のスイッチ１０
５が第２の交番信号Ｓｂを第４の加算器１０７に入力す
るように動作した場合、第２の実施の形態の伝送システ
ム７０に相当するシステムであって、往復経路の誤り監
視を行う通信部が第１の実施の形態と入れ替わった伝送
システム（すなわち、第２の通信部３０が往復経路の誤
り監視を行う伝送システム）を実現できる。

【０１１７】また、第１のスイッチ１０１がＰＣ１を第
１の加算器１０３に入力し、かつ、第２のスイッチ１０
５が第２の低速入力信号Ｓ２を第４の加算器１０７に入
力するように動作した場合、第３の実施の形態の伝送シ
ステム９０に相当するシステムであって、往復経路の誤
り監視を行う通信部が第１の実施の形態と入れ替わった
伝送システム（すなわち、第２の通信部３０が往復経路
の誤り監視を行う伝送システム）を実現できる。

【０１１８】このように、この第４の実施の形態の伝送
システムによれば、少なくとも第１〜第３の各実施の形
態の伝送システムの機能を任意に発現できる伝送システ
ムを実現でき、さらに、往復経路の誤り監視を行う通信
部を第２の通信部３０側に変更可能な伝送システムを実
現できる。また、往路と復路とを独立させることもでき
るので、必要に応じては、往路と復路とで独立に伝送を
行うこともできる。さらに、第３の実施の形態では、第
１および第２の低速信号Ｓ１およびＳ２を同時に送出で
きなかったが、第１のスイッチ１０１を第１の低速入力
信号Ｓ１に接続し、第２のスイッチ１０５を第２の低速
入力信号Ｓ２に接続することにより、第１および第２の
低速信号Ｓ１およびＳ２を同時に送出することも可能に
なる。ただし、この接続中は、伝送誤り監視ができなく
なるので、第１および第２の低速信号Ｓ１およびＳ２を
用いた情報交換を最小時間に留める注意が必要である。

【０１１９】５．第５の実施の形態 上述した第１〜第４の各実施の形態では、第１のパリテ
ィビットＰ１を求めるために用いた複数のビットは、伝
送路４０ａを同一時刻に伝送される。また、第２のパリ
ティビットＰ２を求めるために用いた複数のビットは、
伝送路４０ｂを同一時刻に伝送される。また、第１〜第
４の実施の形態の考えをシリアル伝送方式に適用した場
合でも、第１のパリティビットＰ１を求めるために用い
た連続する複数ビットや、第２のパリティビットＰ２を
求めるために用いた連続する複数ビットは、ほぼ同じ時
間帯に伝送路４０ａまたは４０ｂを伝送される。なぜな
ら、第１〜第４の実施の形態では、パリティビットを求
めるために用いた複数ビットをその単位で伝送すること
を前提としていたからである。

【０１２０】しかし、伝送路などに、例えば雷などの大
きな外乱が侵入してくると、上記の所定の複数のビット
内で複数の誤りビットが生じることがある。パリティビ
ットを求めるために用いた複数ビット内に、偶数個の誤
りビットが生じた場合、この誤りビットを含む複数ビッ
トを第３の加算器（第２の加算器）で処理しても加算器
出力が変化しないので、結局、偶数ビット誤りは、検出
できない。これを解決出来る技術が望まれる。この第５
の実施の形態はその例である。

【０１２１】そこで、この第５の実施の形態では、送信
する信号群またはパリティビット生成入力に適宜な分散
を与えて、パリティビットを生成した複数ビットが時間
的に分散して伝送されるようにする。また、受信した信
号群に対して前記分散に対応する補正を加えてパリティ
チェック信号を生成する。以下、詳細に説明する。

【０１２２】５−１．第５の実施の形態の第１の例 図６はこの第５の実施の形態の伝送システムの第１の例
を説明する図である。特に、この第５の実施の形態の考
えを、第１の実施の形態の伝送システムに適用した例で
あって、かつ、第１の通信部から第２の通信部へ向かう
伝送路４０ａに着目した図である。

【０１２３】この第５の実施の形態の第１の例の伝送シ
ステムでは、第１の通信部に、第１の信号群２１の各ビ
ットを互いに異なる遅延量で遅延して第１の加算器２３
に入力する第１の遅延手段群１１１を具える。さらに、
第２の通信部に、第２の受信手段３３が受信した第１の
信号群２１の各ビットを第１の遅延手段群１１１と対応
する遅延量で遅延する第２の遅延手段群１１３を具え
る。

【０１２４】第１および第２の遅延手段群１１１，１１
３それぞれは、互いに異なる遅延量をもつ遅延手段ＳＨ
Ｒ１〜ＳＨＲｎで構成してある。これら遅延手段ＳＨＲ
１〜ＳＨＲｎそれぞれは、任意好適なもので構成出来
る。例えば、遅延量に応じた数のレジスタを持つシフト
レジスタで構成できる。

【０１２５】遅延手段の配置の仕方は、第１の信号群２
１中のビットであって第１の加算器２３に入力するとき
にＳＨＲ１という遅延を与えたビットは、伝送後の第３
の加算器３５に入力するときにもＳＨＲ１という遅延を
与えるという具合に、する。

【０１２６】この第５の実施の形態の伝送システムで
は、第１の遅延手段群１１１を具えたので、パリティビ
ットＰ１を求めるために第１の加算器２３に同時に入力
する信号群は、複数個の第１の信号群にまたがる所定の
複数個のビットになる。

【０１２７】図７はこれを説明するためのタイムチャー
トである。ただし、図７において、横軸は時刻である。
この図７において、縦に実線でつなげた白丸のデータが
同時に送信或いは受信されている。そして、黒丸のデー
タが、第５の実施の形態で第１の加算器２３で同時に加
算されるビットである。

【０１２８】第１〜第４の実施の形態の場合、第１のパ
リティビットＰ１を求めるために第１の加算器２３で同
時に加算する複数のビットは、図７中の縦並びの白丸ビ
ット群であった。これに対して、この第５の実施の形態
の場合では、複数個の第１の信号群（すなわち、図７中
では、時刻ｔｍ〜ｔｍ−１４中の１つ置きの各信号群）
にまたがる複数個のビット（黒丸ビット）が、第１の加
算器２３で加算するビットになる。そのため、第１のパ
リティビットを求めるために用いた複数のビットは、こ
の図７の例の場合は、伝送タイミングで見て１つ置きの
タイミングで順次伝送される。すなわち、第１のパリテ
ィビットを求めるために用いた複数のビットは、時間的
に分散されて伝送される。

【０１２９】なお、第１のパリティビットを求めるため
に用いた複数のビットを時間的に分散させる程度（以
下、「分散の程度」ともいう。）は、図７の例に限られ
ない。図７のｔｍ、ｔｍ＋１、ｔｍ＋２、・・・という
具合に伝送タイミングに合わせて分散させても良いし、
２つ置き以上の時刻毎に１つのビットが伝送される様
に、分散させても良い。分散の程度は、第１の遅延手段
群１１１の各遅延素子ＳＨＲ１〜ＳＨＲｎそれぞれの遅
延量によって変更できる。

【０１３０】次に、図７を参照して、この第５の実施の
形態の作用・効果について説明する。図７において、時
刻ｔm −６及びｔm −７それぞれで連続した２ビットの
誤り（縦歩行に並ぶ斜線模様の丸）が生じている。この
ようなとき、第１〜第４の実施の形態の様に、同一時刻
の信号群毎に加算（縦の実線上で加算）してパリティビ
ットを求めると、この誤りビットを含む複数ビットを第
３の加算器（第２の加算器）で処理しても加算器出力が
変化しないので、結局、偶数ビット誤りは、検出できな
い。ところが、この第５の実施の形態によれば、上記斜
線模様のデータは別の時刻に伝送される２つの信号群に
分散される。そのため、この連続した２ビットの伝送誤
りは、それぞれ別の信号群の単数の伝送誤りとして扱え
るので（これを単数ビットエラー化ともいう）、該エラ
ーを検出できるようになる。また、この図７の例では、
分散の程度を、信号を伝送するタイミングの１つ置き
（ｔｍ、ｔｍ−２等１つ置きの意味）としてあるので、
時間軸上で連続する２つのビット誤り（図７中の横方向
に並ぶ斜線模様の丸）も、単数ビットエラー化できる。

【０１３１】なお、第１の遅延手段群の各遅延手段の遅
延量を大きくする程、上記の単数ビットエラー化できる
確率が高まるが、その分、遅延手段が大型化するという
問題が生じる。すなわち、遅延手段をシフトレジスタで
構成する場合はレジスタの段数が増加する。また、各遅
延手段の遅延量を大きくする程、送信開始直後と送信最
終部に加算器が有意味な加算動作となるために必要なア
イドルビット（すなわち、加算器に所定の個数のデータ
が揃うまでの時間。図７の例でいえば、ｔｍ〜ｔｍ−１
４までの時間）が増えるという問題が生じる。これらの
ことから、上記遅延量は適度なものにするのが良い。

【０１３２】一方、第２の通信部３０には、第２の遅延
手段群１１３を設けてあるので、第２の受信手段３３が
次々受信する第１の信号群２１から、図７の黒丸に相当
するデータが揃えられて（集合されて）、第３の加算器
３５に同時に入力されることになる。そのため、適正な
信号を用いて第２のパリティチェック信号ＰＣ２が生成
される。

【０１３３】この第５の実施の形態の第１の例の伝送シ
ステムによれば、第１の実施の形態の伝送システムで得
られる効果に加えて、伝送中に集中的に発生するバース
ト的な複数ビットエラーを分散できるので、伝送誤りの
検出確度が高まる。

【０１３４】なお、上述の説明では、第１の通信部から
第２の通信部に送信をする例を考えたが、第２の通信部
から第１の通信部に送信する場合のバースト的な複数ビ
ットエラーを分散させる場合にも、この第５の実施の形
態の第１の例の思想は適用出来る。

【０１３５】そうしたい場合は、図１に示した構成にお
いて、第２の通信部３０に、第２の信号群３１の各ビッ
トを互いに異なる遅延量で遅延して第４の加算器６１に
入力する第１の遅延手段群（図示せず）を設け、そし
て、第１の通信部２０に、第１の受信手段２７が受信し
た第２の信号群３１の各ビットを第１の遅延手段と対応
する遅延量で遅延して第２の加算器２９に入力する第２
の遅延手段群（図示せず）を設ければ良い。この場合の
動作原理は、第１の通信部から第２の通信部への伝送時
の動作原理と同じであるので、その説明は省略する。

【０１３６】また、この第５の実施の形態の第１の例の
思想は、上述の第２〜第４の各実施の形態に対してもそ
れぞれ適用することができる。そして、その場合も、こ
の第５の実施の形態の第１の例で説明したと同様な効果
が得られる。

【０１３７】５−２．第５の実施の形態の第２の例 図８はこの第５の実施の形態の伝送システムの第２の例
を説明する図である。特に、この第５の実施の形態の第
２の例の思想を、第１の実施の形態の伝送システムに適
用した例であって、かつ、第１の通信部から第２の通信
部へ向かう伝送路４０ａに着目した図である。

【０１３８】この第５の実施の形態の第２の例の伝送シ
ステムでは、第１の通信部に、第１の信号群２１の各ビ
ットおよび第１のパリティビットＰ１を互いに異なる遅
延量で遅延して第１の送信手段２５に入力する第１の遅
延手段群１２１を具える。さらに、第２の通信部に、第
２の受信手段３３が受信した第１の信号群の各ビットお
よび第１のパリティビットＰ１を、第１の遅延手段１２
１で与えられた遅延量を相殺するように遅延して第３の
加算器３５に入力する第２の遅延手段群１２３を具え
る。

【０１３９】この場合、第１の信号群２１の各ビット
は、第１の加算器２３に直接入力されるが、第１の送信
手段２５に入力する前に異なる遅延が与えられる。従っ
て、加算に用いた複数ビットは、時間的に分散して伝送
される。

【０１４０】また、第２の遅延手段群１２３の各遅延手
段は、第１の遅延手段群１２１によって時間的に分散さ
れて第２の受信手段に伝送されてきた第１の信号群の各
ビットを、同期させることができるように、遅延量を設
定する。具体的には、第１の信号群２１の各ビットに対
して、（第１の遅延手段の遅延時間＋第２の遅延手段の
遅延時間）＝一定の関係を満たす様に、第２の遅延手段
群１２３の各遅延手段の遅延量を設定する。

【０１４１】第１および第２の遅延手段群１２１，１２
３それぞれは、互いに異なる遅延量をもつ遅延手段ＳＨ
Ｒ１〜ＳＨＲｎで構成してある。これら遅延手段ＳＨＲ
１〜ＳＨＲｎそれぞれは、任意好適なもので構成出来
る。例えば、遅延量に応じた数のレジスタを持つシフト
レジスタで構成できる。また、これら遅延手段の遅延量
をそれぞれどの程度にするかは、上記の第１の例で説明
した様に、単数ビットエラー化のし易さ、遅延手段の大
きさについての制約、アイドルビットについての制約を
考慮して、決めるのが良い。

【０１４２】図９は、この第５の実施の形態の第２の例
の伝送システムの作用・効果を説明する図である。図９
において縦方向に沿うＮ１ｉ〜Ｎｎｉで表される白丸同
士が第１の加算器２３で加算される信号群である。ま
た、図９において、斜め方向に沿って実線で結ばれるＮ
１ｉ〜Ｎｎｉ、Ｐ１ｏ表される白丸同士または黒丸同士
が、同時に伝送される信号群に当たる。この第２の例の
場合も、第１のパリティビットＰ１を求めるために用い
た複数のビットは時間的に分散されて伝送されることが
分かる。

【０１４３】また、このように時間的に分散されて伝送
された複数のビットは、第２の遅延手段群１２３を通過
するときに、上記の所定の処理がされるので、同期して
第３の加算器３５に入力される。そのため、適正な信号
を用いて第２のパリティチェック信号ＰＣ２が生成され
る。

【０１４４】この第５の実施の形態の第２の例の場合
も、第１の実施の形態の伝送システムで得られる効果に
加えて、伝送中に集中的に発生するバースト的な複数ビ
ットエラーを分散できるので、伝送誤りの検出確度が高
まる。

【０１４５】なお、上述の説明では、第１の通信部から
第２の通信部に送信をする例を考えたが、第２の通信部
から第１の通信部に送信する場合のバースト的な複数ビ
ットエラーを分散させる場合にも、この第５の実施の形
態の第２の例の思想は適用出来る。

【０１４６】そうしたい場合は、図１に示した構成にお
いて、第２の通信部３０に、第２の信号群３１の各ビッ
トおよび第２のパリティビットＰ２を互いに異なる遅延
量で遅延して第２の送信手段３９に入力する第１の遅延
手段群１２１を設ける。さらに、第１の通信部２０に、
第１の受信手段２７が受信した第２の信号群の各ビット
および第２のパリティビットＰ２を、第１の遅延手段１
２１で与えられた遅延量を相殺するように遅延して第２
の加算器２９に入力する第２の遅延手段群１２３を設け
る。この場合の動作原理は、第１の通信部から第２の通
信部への伝送時の動作原理と同じであるので、その説明
は省略する。

【０１４７】また、この第５の実施の形態の第２の例の
思想は、上述の第２〜第４の各実施の形態に対してもそ
れぞれ適用することができる。そして、その場合も、こ
の第５の実施の形態の第２の例で説明したと同様な効果
が得られる。

【０１４８】６．第６の実施の形態 次に、第６の実施の形態について説明する。図１０は第
６の実施の形態の伝送システム１３０を説明する図であ
る。特にこの第６の実施の形態の思想を第１の実施の形
態に適用した例である。

【０１４９】この第６の実施の形態の伝送システム１３
０の、第１の実施の形態の伝送システムとの相違点は、
第２の受信手段３３が受信した第１の信号群２１および
第１のパリティビットＰ１か、第２の信号群３１および
第２のパリティビットＰ２かの、いずれかを、第２の送
信手段３９に入力する、信号切換手段１３１を具えた点
にある。それ以外の構成は、第１の実施の形態の伝送シ
ステムと同様としてある。この信号切換手段１３１は、
任意好適なスイッチで構成出来る。

【０１５０】この第６の実施の形態の伝送システム１３
０では、通常は、第２の送信手段３９に、第２の信号群
３１および第２のパリティビットＰ２が入力されるよう
に、信号切換手段１３１を動作させる。こうすること
で、この第６の実施の形態の伝送システムは、第１の実
施の形態の伝送システムに相当するシステムになる。

【０１５１】そのため、第１の実施の形態で説明した効
果、すなわち、第１のパリティチェック信号ＰＣ１を監
視するのみで、第１の通信部は送信および受信双方での
伝送路の伝送誤りを把握できるという効果が得られる。

【０１５２】また、この第６の実施の形態の伝送システ
ム１３０では、信号切換手段１３１を設けたので、もし
伝送誤りが検出された場合、第２の送信手段３９に、第
１の受信手段３３で受信した信号が直接入力されるよう
に、信号切換手段１３１を動作させる。このように信号
切換手段１３１を切り換えることで、伝送誤りの発生箇
所の把握が行い易い。

【０１５３】すなわち、伝送誤りが発見されたら、第２
の受信手段３３が受信した第１の信号群および第１のパ
リティビットＰ１が第２の送信手段３９に入力されるよ
うに、切換手段１３１を切り換える。こうしても、伝送
誤りが相変わらず検出されるなら、伝送誤りの原因は、
第１の通信部２０、伝送路４０ａ、第２の受信手段３
３、第２の送信手段のいずれかにあるといえる。一方、
こうしたら、伝送誤りが検出されなくなったなら、伝送
誤りの原因は、第３の加算器や第４の加算器にあるとい
える。この切り換えにより、従来同様のループバックテ
ストが可能になる。

【０１５４】また、信号切換手段１３１として、第１の
信号群２１の各ビットおよび第１のパリティビットＰ１
の並びを変更できる手段で構成した場合、例えば、（Ｎ
１ｏ、Ｎ２ｏ、・・・Ｎ（ｎ−１）、Ｎｎｏ、Ｐ１）を
（ＮｎｏＮ１ｏ、Ｎ２ｏ、・・・Ｎ（ｎ−１）、Ｐ１）
と並び換えて、伝送誤りチエックをした場合、伝送誤り
が、第１の伝送路４０ａ側にあるのか、第２の伝送路４
０ｂ側にあるかが、特定できる。この第６の実施の形態
は、特に伝送方式がパラレル伝送である場合に有効であ
る。

【０１５５】なお、この第６の実施の形態の思想は、第
１〜第５の実施の形態の伝送システムに対しても同様に
適用できる。

【０１５６】７．他の実施形態の説明 上述においては、この出願の各発明の実施の形態につい
て説明したが、これら発明は上述の各実施の形態に何ら
限定されるものではなく、多くの変形または変更を加え
ることができる。

【０１５７】たとえば、上述の各実施の形態では１つの
第１の通信部と１つの第２の通信部とを具えた伝送シス
テムの例を説明した。しかし、例えば図１１に示した様
に、２以上の第１の通信部２０ａ〜２０ｎと、２以上の
第２の通信部３０ａ〜３０ｎとを具え、これら通信部間
を伝送路４０で接続した多重化伝送システムに対して
も、上記の各発明を適用出来る。その場合は、第１の通
信部２０ａ〜２０ｎそれぞれを、第１〜第６の実施の形
態で説明した第１の通信部のいずれかで構成し、２以上
の第２の通信部３０ａ〜３０ｎそれぞれを、第１〜第６
の実施の形態で説明した第１の通信部のいずれかで構成
する。

【０１５８】なお、図１１の例では、各通信部２０ａ〜
３０ｎそれぞれの内部では、パラレル伝送を行い、伝送
路４０ではシリアル伝送を行う例を示しているので、各
通信部２０ａ〜３０ｎにパラレル／シリアル変換手段
（Ｐ／Ｓ変換手段）や、シリアル／パラレル変換手段
（Ｓ／Ｐ変換手段）を設ける例を示したが、もちろんこ
れに限られない。

【０１５９】また、Ｐ／Ｓ変換手段やＳ／Ｐ変換手段を
設ける場合、図１１のＰ／Ｓ変換手段１およびＰ／Ｓ変
換手段２に、畳み込み符号化など、誤り訂正機能を持つ
符号に変換する機能をもたせ、Ｓ／Ｐ変換手段１および
Ｓ／Ｐ変換手段２に、該符号化に対応する誤り訂正を含
む復号化機能をもたせると、より誤り率の小さい伝送シ
ステムも実現する。この考え方は、第１〜第５の実施の
形態にも適用できる。

【０１６０】また、実施の形態では、伝送路４０を、伝
送路４０ａと伝送路４０ｂとに独立した例を説明した。
しかし、送信信号と受信信号とが識別できれば伝送路は
独立している必要はない。例えば電話回線のように双方
向伝送が可能な伝送手段を用いれば一体化したものとで
きる。

【０１６１】図１２は、伝送路を送信および受信で一体
化した例として、サーキュレータＣ１およびＣ２と、こ
れらサーキュレータ間を結ぶケーブルとで、伝送路を構
成した例である。

【０１６２】また、この出願の各発明によれば、例えば
図１３を用いて説明するような大規模伝送システムを構
築することもできる。すなわち、複数の第１の通信部２
０と、これら複数の第１の通信部２０間の接続交換を行
う交換機２００とを含む交換局２１０を用意する。一
方、この交換局２１０から見て遠隔地点に第２の通信部
３０を置く。第１の通信部２０と第２の通信部３０との
間は伝送路４０で接続しておく。すなわち、交換機２０
０を中心として、この発明の伝送システム６０を多数配
置する。そして、それぞれの第２の通信部３０には、多
数のユーザの端末を接続する。ただし、伝送システム
は、第１の実施の形態の伝送システム６０に限られず、
第２〜第６の実施の形態の伝送システムを用いても良
い。

【０１６３】この図１３のような伝送システムによれ
ば、交換局２１０にて送受系の伝送誤りの発生状態を常
時監視しながら伝送路をユーザーに提供できる通信シス
テムが構築できる。第２の通信部３０の伝送路品質は、
本発明の効果により交換局２１０で保証されているの
で、第２の通信部３０側に伝送路品質の監視機能を持た
せる必要がなくなるので、第２の通信部３０を無人化で
きる。そのため、第２の通信部を例えば電柱上のボック
ス内など任意の位置に設置が可能になる。

【０１６４】この図１３を用いて説明した伝送システム
の応用例として、伝送路提供業者は、伝送路ユーザーの
現われそうな各地域の電柱上などに第２の通信部３０を
設置し、交換局２１０と各第２の通信部３０の端末とを
光ケーブルなど高速伝送可能な伝送手段で結んでおく。
この伝送システムのＰ１地点、Ｐ２地点などに接続要求
をするユーザーが現われた時、Ｐ１地点にユーザー端末
１−１を設置し最寄りの第２の通信部３０にこの端末１
−１を接続し、Ｐ２地点にユーザー端末３−１を設置し
最寄りの第２の通信部３０にこの端末３−１を接続する
などが行える。

【０１６５】１つの第２の通信部に接続するユーザー数
が増えてきたら、これをユーザ接続数の許容量の大きな
ものに置き換えて（光ケーブルは広帯域なので置き換え
の必要がない）いく。取り外した第２の通信部は、新規
な地域に再設置していく。

【０１６６】光ケーブルは、数十Ｋｍを無中継でデジタ
ル伝送が可能であるので、少ない交換局と遠距離に設置
した多数の第２の通信部とを含む伝送システムの実現が
可能である。このようなとき、この出願の各発明を適用
すると、最小限の費用で、高効率な集中管理が行える光
通信網の構築が可能になる。

【０１６７】

【発明の効果】上述した説明から明らかなように、この
発明の伝送システムによれば、第１の通信部から第２の
通信部へ信号を伝送した後に得られる第２のパリティチ
ェック信号を、第２の通信部から第１の通信部に信号を
送信する際のパリティビット（第２のパリティビット）
作成のためのデータの１つとして用いる。このため、第
１の通信部から第２の通信部への送信時に伝送誤りが発
生した場合にも、第２の通信部から第１の通信部への送
信時に伝送誤りが発生した場合と同じパリティチェック
結果を第１の通信部の第２の加算器に算出させることが
できる。すなわち、この発明によれば、極めて簡単な構
成で、第１の通信部から第２の通信部への送信または第
２の通信部から第１の通信部への送信で伝送誤りが発生
したことを第１の通信部に認識させることが可能であ
る。

【０１６８】従って、送信側で送信および受信双方の伝
送誤りを、本来の通信を停止することなく把握できる、
伝送システムが実現できる。

【図面の簡単な説明】

【図１】第１の実施の形態の伝送システムを説明する図
である。

【図２】第２の実施の形態の伝送システムを説明する図
である。

【図３】判定回路８０の構成例を説明する図である。

【図４】第３の実施の形態の伝送システムを説明する図
である。

【図５】第４の実施の形態の伝送システムを説明する図
である。

【図６】第５の実施の形態の第１の例の伝送システムを
説明する図である。

【図７】第５の実施の形態の第１の例の伝送システムの
作用・効果を説明する図である。

【図８】第５の実施の形態の第２の例の伝送システムを
説明する図である。

【図９】第５の実施の形態の第２の例の伝送システムの
作用・効果を説明する図である。

【図１０】第６の実施の形態の伝送システムを説明する
図である。

【図１１】他の実施の形態の説明図である。

【図１２】他の実施の形態の説明図である。

【図１３】他の実施の形態の説明図である。

【図１４】従来技術および課題の説明図である。

【図１５】各加算器の構成例を説明する図である。

【図１６】従来技術および課題の説明図である。

【図１７】判定回路８０の他の構成例の要部を説明する
図である。

【符号の説明】

２０：第１の通信部 ２１：第１の信号群 ２３：第１の加算器 ２５：第１の送信手段 ２７：第１の受信手段 ２９：第２の加算器 ３０：第２の通信部 ３１：第２の信号群 ３３：第２の受信手段 ３５：第３の加算器 ３９：第２の送信手段 ４０：伝送路 ６０：第１の実施の形態の伝送システム ６１：第１の発明に係る第４の加算器 Ｐ１：第１のパリティビット ＰＣ１：第１のパリティチェック信号 Ｐ２：第２のパリティビット ＰＣ２：第２のパリティチェック信号 ７０：第２の実施の形態の伝送システム ７１：第２の発明に係る第１の加算器 Ｓａ：交番信号 ８０：判定回路 ９０：第３の実施の形態の伝送システム ９１：第３の発明に係る第１の加算器 Ｓ１：第１の低速入力信号 １００：第４の実施の形態の伝送システム １０１：第１のスイッチ １０３：第１の加算器 １０５：第２のスイッチ １０７：第４の加算器 Ｓｆ：固定信号 １１１、１２１：第１の遅延手段群 １１３、１２３：第２の遅延手段群 １３０：第６の実施の形態の伝送システム １３１：信号切換手段 ２００：交換機 ２１０：交換局

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 1/00 G06F 11/10

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 第１の信号群の各ビットを用いて第１の
   パリティビットを計算する第１の加算器と、前記第１の
   信号群の各ビットと前記第１のパリティビットとを送信
   する第１の送信器と、第２の信号群の各ビットと第２の
   パリティビットとを受信する第１の受信器と、前記第２
   のパリティビットを用いて前記第２の信号群のパリティ
   チェックを行う第２の加算器とを備える第１の通信部
   と、 前記第１の信号群の各ビットと第１のパリティビットと
   を受信する第２の受信器と、前記第１のパリティビット
   を用いて前記第１の信号群のパリティチェックを行う第
   ３の加算器と、前記第２の信号群の各ビットを用いて前
   記第２のパリティビットを計算する第４の加算器と、前
   記第２の信号群の各ビットと前記第２のパリティビット
   とを送信する第２の送信器とを備える第２の通信部と、 を備える伝送システムであって、 前記第２の通信部の前記第４の加算器が、前記第２の信
   号群の各ビットと前記第３の加算器によるパリティチェ
   ック結果とを用いて前記第２のパリティビットを計算す
   ることにより、前記第１の通信部から前記第２の通信部
   への送信時に伝送誤りが発生した場合にも、前記第２の
   通信部から前記第１の通信部への送信時に伝送誤りが発
   生した場合と同じパリティチェック結果を前記第１の通
   信部の前記第２の加算器に算出させる手段を備えること
   を特徴とする伝送システム。
2. 【請求項２】 前記第１の加算器が、前記第１の信号群
   がこの第１の加算器に取り込まれる周期に同期して論理
   レベルを反転する交番信号と前記第１の信号群の各ビッ
   トとを用いて、前記第１のパリティビットを計算するよ
   うに構成されたことを特徴とする請求項１に記載の伝送
   システム。
3. 【請求項３】 前記第１の加算器が、前記第１の信号群
   がこの第１の加算器に取り込まれる周期よりも長い周期
   で論理レベルが変化し且つこの変化のパターンが予め定
   められている低速入力信号と前記第１の信号群の各ビッ
   トとを用いて、前記第１のパリティビットを計算するよ
   うに構成されたことを特徴とする請求項１に記載の伝送
   システム。
4. 【請求項４】 前記第１の信号群が前記第１の加算器に
   取り込まれる周期に同期して論理レベルを反転する交番
   信号、前記第１の信号群が前記第１の加算器に取り込ま
   れる周期よりも長い周期で論理レベルが変化し且つこの
   変化のパターンが予め定められている低速入力信号、前
   記第２の加算器によるパリティチェック結果、または、
   論理レベルが固定された固定信号のいずれかを少なくと
   も含む信号群から一種類の信号を選択する第１のスイッ
   チが、前記第１の通信部に設けられ、 前記第１の加算器として、前記第１のスイッチによって
   選択された信号と、前記第１の信号群の各ビットとを用
   いて前記第１のパリティビットを計算するように構成さ
   れた加算器が、前記第１の通信部に設けられ、 前記第２の信号群が前記第４の加算器に取り込まれる周
   期に同期して論理レベルを反転する交番信号、前記第２
   の信号群が前記第４の加算器に取り込まれる周期よりも
   長い周期で論理レベルが変化し且つこの変化のパターン
   が予め定められている低速入力信号、前記第３の加算器
   によるパリティチェック結果、または、論理レベルが固
   定された固定信号のいずれかを少なくとも含む信号群か
   ら一種類の信号を選択する第２のスイッチが、前記第２
   の通信部に設けられ、且つ、 前記第４の加算器として、前記第２のスイッチによって
   選択された信号と、前記第２の信号群の各ビットとを用
   いて前記第２のパリティビットを計算するように構成さ
   れた加算器が、前記第２の通信部に設けられた、 ことを特徴とする請求項１に記載の伝送システム。
5. 【請求項５】 請求項１〜４のいずれかに記載の伝送シ
   ステムにおいて、 前記第１のパリティビットを求めるため用いた前記第１
   のデータ群の各ビットを時間的に分散させ、且つ、これ
   らのビットを前記第２のパリティチェック信号を求める
   ために集合させる第１の分散・集合手段と、 前記第２のパリティビットを算出するため用いた前記第
   ２のデータ群の各ビットを時間的に分散させ、且つ、こ
   れらのビットを前記第１のパリティチェック信号を求め
   るために集合させる第２の分散・集合手段と、 の少なくとも一方を備えたことを特徴とする伝送システ
   ム。
6. 【請求項６】 請求項５に記載の伝送システムにおい
   て、 前記第１の分散・集合手段が、 前記第１の信号群の各ビットを互いに異なる遅延量で遅
   延して前記第１の加算器に入力させる第１の遅延手段群
   と、 前記第２の受信手段が受信した前記第１の信号群の各ビ
   ットを前記第１の遅延手段群と対応する遅延量で遅延し
   て前記第３の加算器に入力させる第２の遅延手段群と、 を有することを特徴とする伝送システム。
7. 【請求項７】 請求項５に記載の伝送システムにおい
   て、 前記第２の分散・集合手段が、 前記第２の信号群の各ビットを互いに異なる遅延量で遅
   延して前記第４の加算器に入力させる第１の遅延手段群
   と、 前記第１の受信手段が受信した前記第２の信号群の各ビ
   ットを前記第１の遅延手段群と対応する遅延量で遅延し
   て前記第２の加算器に入力させる第２の遅延手段群と、 を有することを特徴とする伝送システム。
8. 【請求項８】 請求項５に記載の伝送システムにおい
   て、 前記第１の分散・集合手段が、 前記第１の信号群の各ビットおよび前記第１のパリティ
   ビットを互いに異なる遅延量で遅延して前記第１の送信
   手段に入力させる第１の遅延手段群と、 前記第２の受信手段が受信した前記第１の信号群の各ビ
   ットおよび前記第１のパリティビットを、前記第１の遅
   延手段群で与えられた遅延量を相殺するように遅延して
   前記第３の加算器に入力する第２の遅延手段群と、 を有することを特徴とする伝送システム。
9. 【請求項９】 請求項５に記載の伝送システムにおい
   て、 前記第２の分散・集合手段が、 前記第２の信号群の各ビットおよび前記第２のパリティ
   ビットを互いに異なる遅延量で遅延して前記第２の送信
   手段に入力させる第１の遅延手段群と、 前記第１の受信手段が受信した前記第２の信号群の各ビ
   ットおよび前記第２のパリティビットを、前記第１の遅
   延手段群で与えられた遅延を相殺するように遅延して前
   記第２の加算器に入力させる第２の遅延手段群と、 を有することを特徴とする伝送システム。
10. 【請求項１０】 請求項１〜９のいずれか１項に記載の
    伝送システムにおいて、 前記第２の通信部が、前記第２の受信手段が受信した前
    記第１の信号群および前記第１のパリティビット、また
    は、前記第２の信号群および前記第２のパリティビット
    を前記第２の送信手段に入力させる信号切換手段を備え
    たことを特徴とする伝送システム。