JPH0198034A - 多重冗長系回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多重冗長系回路に関し、特に入力ディジタルデ
ータを処理するにあたり複数の同一処理回路と多数決回
路とを有する多重冗長系回路に関する。

〔従来の技術〕

従来のかかる多重冗長系回路は、複数の処理系回路およ
び一つの多数決回路を用い、さらにテスト用の信号と入
力信号とを切り替える切替回路を備え、各回路の障害検
出を行っている。

第４図は従来の一例を説明するための全三重冗長系回路
のブロック構成図である。

第４図に示すように、この冗長系回路はディジタルデー
タを入力する入力端子４と処理した結果を出力する出力
端子５との間に、入力信号およびテスト信号１〜３を入
力しセレクト信号１〜３により入力を切替えて出力する
三つの切替回路１１と、入力信号を処理する系１から系
３の三重の処理回路１と、この三重の処理回路１の出力
側から並列８ビツト出力線に接続され処理回路出力の多
数決論理をとる多数決回路２′とを接続して構成される
。この冗長系回路は各系毎にテスト信号の入力端子を設
け、−系のみに違った信号を入力することにより、各処
理系および多数決回路の異常動作の有無を検出するもの
である。すなわち、系２処理回路のテスト信号入カニ２
および系３処理回路のテスト信号人力■３を同一信号と
し、系１処理回路のテスト信号人力Ｉｌのみを異った信
号としたとき、出力信号が期待値と異っているときは、
系２．系３処理回路１および多数決回路２′のいずれか
に異常動作のあったことが識別される。尚、この多数決
回路２′はＮＯＲゲートとアンドゲートで構成される。

第５図は第４図における切替回路の詳細回路図である。

第５図に示すように、この処理回路１１はビット０から
ビット７までの８ビツト構成の入力とテスト信号とをセ
レクト信号に基ずきビット毎に切替えて出力するセレク
タ１２を有している。

〔発明が解決しようとする問題点〕

上述した従来の多重冗長系回路は、各系毎にテスト信号
の入力を行い且つこのテスト信号入力と正規の信号入力
とを切替える切替回路を設けている。しかも、この切替
回路は入力信号の各ビット毎に必要になり、例えば入力
８ビツトの三重冗長系回路を例にとると、２４ビット分
の切替回路が必要になる。従って、もし切替回路の一部
に障害が発生すると、正規の処理結果に大きな影響を与
え、多重冗長系回路の信頼性を低下させるという欠点が
ある。

また、従来の多重冗長系回路における障害が各県の処理
回路において発生した障害であるか、または多数決回路
において発生した障害であるかを識別することが困難で
あり、容易に特定できないという欠点がある。

本発明の第一の目的は、一部の系に障害が発生しても出
力データとしては正しい処理結果を得ることのできる多
重冗長系回路を提供することにある。

本発明の第二の目的は、各冗長系および多数決回路の動
作の異常検出を容易におこなえる多重冗長系回路を提供
することにある。

〔問題点を解決するための手段〕

本発明の多重冗長系回路は、入力データに基ずき同じ処
理を行う複数系並列に接続された処理回路と、前記処理
回路の出力の多数決により処理結果を決定する多数決回
路と、前記各処理回路の動作異常の有無を検出するため
に前記各処理回路の出力側にそれぞれ接続した第一のパ
リティジェネレータと、前記多数決回路の動作異常の有
無を検出するために前記多数決回路の出力側に接続した
第二のパリティジェネレータとを含み構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を説明するための全三重
冗長系回路のブロック構成図である。

第１図に示すように、この全三重冗長系回路は同一構成
の系１〜系３処理回路１を入力端子４に８ビット信号路
で接続し、その出力側は８ビット信号路で多数決回路２
および第一のパリティジェネレータ（ＰＧ）３ａに系毎
に接続される。また、この多数決回路２の出力側は多数
決論理をとられ出力端子５に８ビツトの出力データを出
力するとともに、第二のパリティジェネレータ（ＰＧ）
３ｂに接続され出力バリティを出力する。

かかる構成の全三重冗長系回路において、８ビトの入力
データが全ビット０のとき、およびピッ）ｎ　（ｎ＝ｏ
〜７）のみ１のときそれぞれについて第一のパリティジ
ェネレータ（ＰＧ）３ａに系毎に出力される系１パリテ
イ、系２パリテイ、系３パリテイを比較することにより
、系１〜系３の処理回路の異常の有無を識別することが
できる。

また、系１〜系３が正常であるときに、系１パリティ、
又は系２パリテイ、又は系３パリテイと、出力バリティ
とを比較することにより多数決回路２の異常の有無を識
別することができる。

次に５第２図は第１図における多数決回路の詳細回路図
である。

第２図に示すように、三つの系の処理回路１で処理され
た結果は多数決回路２のビットＯからビット７までの８
ビツト分のＡＮＤ回路６でそれぞれ系１と系２、系２と
系３、系３と系１のビット毎のアンドをとり、三入力の
ＮＯＲゲート７を介してビット毎の出力データを出力す
る。一方、ビット毎のＡＮＤ回路６の出力はそれぞれＡ
ＮＤゲート９を介して第二のパリティジェネレータ（Ｐ
Ｇ）３ｂに入力され、出力バリティを出力する。

このように、多数決回路２におけるＡＮＤ回路６および
ＡＮＤゲート９の異常はパリティジェネレータ（ＰＧ）
３ｂの出力バリティとパリティジェネレータ３ａの各系
パリティとを比較することによりで識別され、且つＮＯ
Ｒゲート７の異常は８ビツトの出力データと期待値とを
比較することにより識別される。

従って、上述した第一の実施例によれば、正規の処理結
果に影響を与えることなく、且つ個々の回路の異常を容
易に判別することができる。

第３図は本発明の第二の実施例を説明するための部分三
重冗長系回路のブロック構成図である。

第３図に示すように、本実施例は部分三重冗長回路に適
用した例であり、処理回路１および処理回路１°がそれ
ぞれ部分三重系である。従って、入力端子４と出力端子
５間に部分三重冗長回路である処理回路１と、冗長系を
とっていない単一の処理回路１０と部分三重冗長回路で
ある処理回路１′とを接続したものである。また、多数
決回路２、第一のパリティジェネレータ（ＰＧ）３ａ、
および第二のパリティジェネレータ（ＰＧ）３ｂは前述
した第一の実施例と同じであり、各県のパリティと出力
バリティとを比較することにより多数決回路等の異常の
有無を識別できることも同様である。

〔１発明の効果〕 以上説明したように、本発明の多重冗長系回路は複数系
の同一回路による処理結果の多数決をとるにあたり、各
処理系および多数決回路の出力のパリティのみを取るこ
とにより、正規の処理結果に大きな影響を与えず、した
がって多重冗長系回路の信頼性を低下させるということ
はない、すなわち、異常検出するための第一および第二
のパリティジェネレータ３ａ、３ｂのすべてに障害が発
生しても出力データとしては正しい処理結果を得られる
という効果がある。しかも、各処理系および多数決回路
のそれぞれの出力側にパリティジェネレータを備えるこ
とにより、各処理系および多数決回路の動作の異常を個
別に且つ容易に検出できるという効果がある。

要するに、本発明の多重冗長系回路は通常の処理系に入
力データのみを流すだけで、各処理系および多数決回路
の異常の有無を判別することができる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を説明するための全三重
冗長系回路のブロック構成図、第２図は第１図における
多数決回路の詳細回路図、第３図は本発明の第二の実施
例を説明するための部分三重冗長系回路のブロック構成
図、第４図は従来の一例を説明するための全三重冗長系
回路のブロック構成図、第５図は第４図における切替回
路の詳細回路図である。 １．１°・・・処理回路、２・・・多数決回路、３ａ・
・・第一のパリティジェネレータ（ＰＧ）、３ｂ・・・
第二のパリティジェネレータ（ＰＧ）、４・・・入力端
子、５・・・出力端子、６・・・ＡＮＤ回路、７・・・
ＮＯＲゲート、９・・・ＡＮＤゲート、１０・・・単一
の処理回路。

Claims (1)

1. 【特許請求の範囲】 １、入力データに基ずき同じ処理を行う複数系並列に接
   続された処理回路と、前記処理回路の出力の多数決によ
   り処理結果を決定する多数決回路と、前記各処理回路の
   動作異常の有無を検出するために前記各処理回路の出力
   側にそれぞれ接続した第一のパリテイジェネレータと、
   前記多数決回路の動作異常の有無を検出するために前記
   多数決回路の出力側に接続した第二のパリテイジェネレ
   ータとを含むことを特徴とする多重冗長系回路。 ２、多数決回路を、各処理系間データの一致をとるため
   のＡＮＤ回路と、このＡＮＤ回路の出力端に接続したＮ
   ＯＲゲートおよびＡＮＤゲートとで構成し、前記ＡＮＤ
   ゲートの出力データのパリティと第一のパリテイジェネ
   レータから出力されるパリテイとを比較することにより
   、前記多数決回路の動作異常の有無を検出する特許請求
   の範囲第１項記載の多重冗長系回路。