JP2998813B2 - 伝送装置 - Google Patents
伝送装置Info
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Description
電線保護継電装置等で必要となる伝送装置に関するもの
である。
3,No.8,1989,P.27〜31に開示された
この種従来の送電線保護継電装置の適用例を示すもの
で、3端子系統に対して、伝送速度が毎秒54キロビッ
トの伝送路を用いて送電線各端子の電流値を授受して送
電線保護を行うものである。図において、1は送電線、
2は電流変成器(CT)、3は伝送路、4は保護継電装
置である。1つの保護継電装置4では、電流変成器2よ
り得た電流値をディジタル量に変換し、伝送路3を通し
て別の箇所の保護継電装置4に伝達する。これにより各
保護継電装置では、キルヒホッフの法則に基づく電流差
動方式の演算に必要な電流値を取得し、電流値の和が一
定値より小さいか否かの判定を行い、上記電流値の和が
一定値より大の場合は、送電線に故障(例えば、短絡)
が発生したと判定する。
流れ、データの区切り等を行うために、例えば図3に示
すフレームと呼ばれる構造をもたせるのが一般的であ
る。このフレームは、先頭にフレーム開始ビットパター
ンと呼ばれる複数の連続する0があり、所定位置に固定
ビットと呼ばれる1を配置して連続しすぎる0を防止
し、末尾にCRCデータを配置する。そして受信信号中
のこれら検定信号に上記した規則に合致しないデータが
存在した場合は、受信伝送路に不具合がある場合であ
り、この規則をチェックすることにより受信伝送路の良
否が判定できる。
構成を説明するものであり、10は送信回路、11は受
信回路、12はマイクロプロセッサ等を用いた演算回
路、13はバスである。演算回路12は、バス13を通
して送信回路10にデータを送り、送信回路10はその
データを伝送路3を通して他の保護継電装置4に送る。
受信回路11が伝送路3を通して受信したデータは、演
算回路12がバス13を通して受け取る。伝送路3は、
送信回路10を出発とし、受信回路11で終わる。
別の保護継電装置4へ送る場合は、受信回路11より演
算回路12が一旦データを受け取り、これを別の保護継
電装置4へ送るために送信回路10にデータを送る。ま
た受信回路11では、受信伝送路の良否を判定し、演算
回路12ではこの判定結果を用いて、受信データの使用
可否を判断する。
統に適用する場合について説明する。この場合、送信回
路10より始まり受信回路11で終わる伝送路3を用い
て電流差動演算に用いるデータを全ての保護継電装置に
送るとすると、図6に示す様に伝送路が多数必要とな
り、価格が高くなり実用的でない。図6は、図5の伝送
部分を記載したものであり、伝送路としては、6区間必
要となる例である。このような場合、図7に示すリング
状の伝送路を使用する事が常套手段として用いられる。
図7は、図6の伝送部分をリング状に構成した例であ
り、伝送路を4区間に節減した例である。図中、4A,
4B,4C,4Dは保護継電装置である。
装置4Aより伝送路3a1を通して送られたデータと保
護継電装置4B自身のデータを伝送路3a2を通して保
護継電装置4Cに送る。この様な方式を用いると、装置
4Dには全ての保護継電装置の情報(例えば電流値)が
集まり、これを伝送路3b3に出力すれば、同様な原理
により全ての保護継電装置が全ての保護継電装置の情報
を持つことができる。この時、伝送路3a4、3b4は
存在しても使わなくても良い。
のように構成されているので、受信回路11で受信した
データを例えば図4の説明の如く、演算回路12が一旦
受け取って、次に演算回路12が送信回路10にデータ
を渡す方式では、これらの処理に基づく遅延時間が発生
する。このため、伝送路に接続される保護継電装置の数
が多くなるほど動作時間が遅れ、保護性能が著しく低下
する欠点が生じる。また、リング状の伝送路を使用した
場合、図7の説明の例においては、伝送路3a4、3b
4は存在しても使わなくても良いため、原理的にはリン
グ状伝送路の1区間が故障しても保護機能は正常に維持
できる。例えば、伝送路3a1で不良が生じた場合は、
伝送路3a1、3b1を使わない伝送路とし、今まで使
用していなかった伝送路3a4、3b4を使用する。し
かし、伝送路の1区間が故障してその受信信号中の検定
信号に異常が存在した場合、その状態が後続の区間に伝
送され、その受信回路が再び伝送不良と判断する可能性
が高い。この場合、実際の伝送不良は1区間のみで発生
しているにもかかわらず、2区間以上の伝送不良として
誤って判断され保護動作が不可能となる。この発明は以
上のような問題点を解消するためになされたもので、伝
送回路の送受信局での処理遅延時間が少なく、また、伝
送不良の誤判断のない伝送装置を得ることを目的とす
る。
は、シリアルディジタルデータの授受を行うリング状の
伝送路を使用する伝送装置において、前方局から受信し
たフレーム構造のデータ信号にもとづいてクロック信号
を生成するクロック制御回路と、上記クロック制御回路
からのクロック信号にもとづいて受信データのフレーム
の所定ビットに乗せ込まれている前方局からのデータの
必要部の全てを読み取る受信制御回路と、メモリ装置に
格納された自局データをシリアル送信する制御回路と、
上記受信制御回路に直結され、上記クロック制御回路の
クロック信号にもとづいて上記制御回路からの送信デー
タを、上記受信制御回路からの受信データのフレームの
前方局データのビットとは異なるビット又は異なるフレ
ームの所定ビットに乗せ込むスイッチング回路と、この
スイッチング回路からのデータを後方局へ送信する送信
制御回路とを備えたものである。また、検定信号を使用
して伝送不良を判定する場合、クロック信号を基に、前
方局からの受信信号中の検定信号の異常の有無にかかわ
らず、後方局への送信信号には正常な検定信号を出力す
るようにしたものである。
取る受信制御回路と、上記受信データのフレームの前方
局データのビットとは異なるビット又は異なるフレーム
の所定のビットに自局データを乗せ込むスイッチング回
路とを直結構成としているため、この間の処理が高速度
になされる。また、たとえ受信側の伝送路に不良があっ
て検定信号に異常が存在しても、正規の検定信号に更新
して後方局へ送信がなされるので、受信側の伝送不良に
起因して送信側が伝送不良と誤認される恐れはない。
示す回路ブロック図で、従来からの保護継電装置4に適
用したものである。図において、4,12,13は、従
来と同様のもので説明は省略する。14は従来の送信回
路10と受信回路11とを合成し両機能を具備した送受
信回路である。もっとも、実際の製作においては、回路
実装の都合により複数のプリント基板に分割して構成す
るようにしてもよい。100は伝送路3Aを介して前方
局から受信したデータより必要なクロックを生成するク
ロック制御回路、101は受信データを実際の回路で使
用する符号に変換する等を行う受信制御回路、102は
シリアルデータをメモリ格納する制御を行う制御回路、
103は受信データを格納するメモリ回路、104はク
ロック制御回路100で生成したクロックを基に、送信
に必要な制御信号を作り出す制御回路、105はバス1
3を通じて送り込まれた送信すべき自局のデータを格納
するメモリ回路、106はメモリ回路105のデータを
シリアル送信する制御回路、107は、フレーム開始パ
ターン及び固定ビットを生成する制御回路、108は、
前方局からの受信データ、メモリ回路105からの自局
の送信データ、及び制御回路107からのフレーム開始
ビット及び固定ビットの各信号から実際に送信するもの
を選択するスイッチ回路、109はCRC(Cycli
c Redundancy Check)演算回路、11
0は後方局へ向けて送信データを実際に伝送路3Bに送
信する符号形式に変換する等を行う送信制御回路であ
る。111は、上記フレーム開始ビットパターン、固定
ビット、及びCRCからなる検定信号のチェックを行う
検定回路であり、そのチェック結果はバス13を通して
演算回路12に送られる。
3Aから図3に示すフレーム構造のデータが受信される
と、クロック制御回路100がその受信データを基にク
ロック信号を発生する。そして、このクロック信号を基
に受信制御回路101が動作し、フレーム中の所定のビ
ットに乗せ込まれている前方局からのデータを読み取
る。この前方局からのデータは、図3で示すフレームの
「データ」と示された部分(ビット)に格納されてい
る。この格納ビット位置は、後述する自局データを格納
するビット位置とは区別されている。両データを格納す
るビット位置は、1フレーム中の異なる部分に設定して
もよいが、異なるフレームに設定してもよい。
2で処理され一旦、メモリ回路103に格納される。こ
のメモリ回路103に格納されたデータは必要に応じて
他のデータとともに演算回路12により読み出され、所
定の電流差動演算が行われて必要な保護動作がなされる
訳である。受信制御回路101からの前方局データはそ
のままスイッチ回路108にも送出される。また、メモ
リ回路105には自局の電流変成器2から得られたデー
タが格納されており、この自局データも制御回路106
を経てスイッチ回路108に送出される。更に、検定信
号の内、図3で示すフレーム開始ビットパターン及び固
定ビットの信号が制御回路107で生成され、これら信
号もスイッチ回路108に送出される。
同様、制御回路104からの信号に基づき動作し、受信
制御回路101からの前方局データと制御回路106か
らの自局データとをフレームの互いに異なる所定のビッ
ト、または互いに異なるフレームの所定のビットに乗せ
込み、あわせて制御回路107からの検定信号を乗せ込
む。スイッチ回路108からの出力信号は、CRCの検
定信号が付加され、最終的に送信制御回路110を経て
伝送路3Bから後方局へ送られる。
局データとともに送信処理する方式としたので、それに
要する処理時間は、直列の構成要素である受信制御回路
101、スイッチ回路108、CRC演算回路109及
び送信制御回路110で必要となる遅延時間のみとな
り、受信回路10から受信データを一旦、演算回路12
で受け取りあらためて送信回路11から送信する従来の
場合と比較して受信から送信までの処理時間が格段に短
くなり、保護継電装置としての動作時間が大幅に短縮さ
れる。
り、その受信信号の検定信号に異常が生じた場合、検定
回路111がこれを検出し、その内容は演算回路12に
送出される。しかし、この発明の実施例では、送信信号
中の検定信号には、受信されたものではなく、制御回路
107及びCRC演算回路109により新たに生成され
た正常な信号が送り込まれるので、後方局がその受信側
伝送路3Bを誤って不良と判断する恐れはない。従っ
て、1つの伝送路の異常により、他の伝送路が不良であ
ると誤って判定され、保護装置が動作不能になるという
問題は解消される。
動保護継電装置に適用した場合について説明したが、こ
の発明は受信データを自局データとともに送信する種類
の伝送装置に広く適用することができ同等の効果を奏す
る。
送路を使用する伝送装置において、前方局からの受信デ
ータの必要部の全てを読み取る受信制御回路と、上記受
信データのフレームの前方局データのビットとは異なる
ビット又は異なるフレームの所定のビットに自局データ
を乗せ込むスイッチング回路とを直結構成としているた
め、一連の処理のための伝送遅延時間が大幅に短縮され
る。また、前方局からの受信信号中の検定信号の異常の
有無にかかわらず、後方局への送信信号には、常に正常
な検定信号を出力するようにしたので、1つの伝送路の
不良に起因して後続の伝送路が不良と誤認される恐れが
なくなる。
ブロック図である。
す図である。
である。
図である。
す図である。
図である。
に適用した伝送装置を示す図である。
Claims (2)
- 【請求項1】 シリアルディジタルデータの授受を行う
リング状の伝送路を使用する伝送装置において、前方局
から受信したフレーム構造のデータ信号にもとづいてク
ロック信号を生成するクロック制御回路と、上記クロッ
ク制御回路からのクロック信号にもとづいて受信データ
のフレームの所定ビットに乗せ込まれている前方局から
のデータの必要部の全てを読み取る受信制御回路と、メ
モリ装置に格納された自局データをシリアル送信する制
御回路と、上記受信制御回路に直結され、上記クロック
制御回路のクロック信号にもとづいて上記制御回路から
の送信データを、上記受信制御回路からの受信データの
フレームの前方局データのビットとは異なるビット又は
異なるフレームの所定ビットに乗せ込むスイッチング回
路と、このスイッチング回路からのデータを後方局へ送
信する送信制御回路とを備えたことを特徴とする伝送装
置。 - 【請求項2】 シリアル信号のビットに検定信号を含め
ることにより伝送不良を判定するようにしたものにおい
て、クロツク信号を基に、前方局からの受信信号中の検
定信号の異常の有無にかかわらず、後方局への送信信号
には正常な検定信号を出力するようにしたことを特徴と
する請求項1記載の伝送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4007232A JP2998813B2 (ja) | 1992-01-20 | 1992-01-20 | 伝送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4007232A JP2998813B2 (ja) | 1992-01-20 | 1992-01-20 | 伝送装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05199249A JPH05199249A (ja) | 1993-08-06 |
JP2998813B2 true JP2998813B2 (ja) | 2000-01-17 |
Family
ID=11660253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP4007232A Expired - Fee Related JP2998813B2 (ja) | 1992-01-20 | 1992-01-20 | 伝送装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2998813B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100555449B1 (ko) * | 1998-03-12 | 2006-04-21 | 삼성전자주식회사 | 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작방법 |
-
1992
- 1992-01-20 JP JP4007232A patent/JP2998813B2/ja not_active Expired - Fee Related
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JPH05199249A (ja) | 1993-08-06 |
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