JP3223593B2 - ディジタル論理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータやメモリ
回路などのディジタル信号を扱うシステムに適用される
ディジタル論理回路に関し、更に詳しくは、例えば、パ
リティ・チェッカから出力される２レールのパリティ検
査結果を、外部から入力される２レールのストローブ信
号によって制御するようなエラー信号出力回路を構成す
るのに都合のよいディジタル論理回路に関する。

【０００２】

【従来の技術】図５は、パリティ・チェッカに適用され
るようなエラー信号出力回路の一例を示す構成ブロック
図である。図に於いて、Ｍ１はパリティ・チェッカで、
データバスを介して印加されるｎビットのデータＤＡ
と、そのデータに対応するデータパリティＰＴとを入力
し、パリティ検査を実施し、検査結果を２レールの冗長
信号（ｓ１，ｓ０）として出力する。ここで、パリティ
・チェッカＭ１から出力されるこの２レールによる冗長
符号信号は、ｓ１，ｓ０＝（０，１），（１，０）を符
号語と定義し、符号語である時、ノーエラーを意味し、
ｓ１，ｓ０＝（０，０），（１，１）を非符号語として
定義し、非符号語である時、エラーを意味するようにし
ている。

【０００３】Ｍ２は本発明の対象となっているディジタ
ル論理回路で、ここでは、エラー信号出力回路として利
用されており、パリティ・チェッカＭ１からの冗長符号
信号ｓ１，ｓ０が端子ａ１，ａ０に、外部から２レール
による冗長ストローブ信号ＰＥＮＡ１，ＰＥＮＡ０が端
子ｂ１，ｂ０にそれぞれ印加されている。図６は、ディ
ジタル論理回路Ｍ２において、端子ａ１，ａ０、端子ｂ
１，ｂ０に印加される各信号（２レールの冗長信号）の
組み合わせに対して、出力端子ｙ１，ｙ０に出力する信
号の意味を示す図である。

【０００４】このディジタル論理回路Ｍ２では、ここに
示すように、例えば、 （ｂ１，ｂ０）＝（１，０）の時、（ａ１，ａ０）のエ
ラーは有効 （ｂ１，ｂ０）＝（０，１）の時、（ａ１，ａ０）のエ
ラーは無効 のような意味を持たせ、冗長ストローブ信号のタイミン
グで、２レールのパリティ検査結果ＰＥＲ１，ＰＥＲ０
を出力するように構成してある。

【０００５】図７は、図６で示される組み合わせを実現
する場合に考えられる簡単な論理回路の一例を示す構成
ブロックである。この例では、端子ａ１，ｂ１の信号を
入力する論理積回路Ｇ１と、端子ａ０，ｂ０の信号を入
力する論理和回路Ｇ２とで構成したものである。

【０００６】

【発明が解決しようとする課題】図８は、図７の構成に
於いて、端子ａ１，ａ０、端子ｂ１，ｂ０に印加される
各信号（２レールの冗長信号）の組み合わせに対して、
出力端子ｙ１，ｙ２に出力される信号の状態を詳細に示
す図である。図７で示されるようなディジタル論理回路
に於いては、次に挙げるような問題点がある。

【０００７】（1）入力端子ｂ１に印加される信号が、
何らかの原因により「０」になった場合、本来であれ
ば、端子ａ１，ａ０に印加されているエラーを有効にす
べきところであるが、（ａ１，ａ０）＝（１，１）の時
に、図８における＊１の部分に示すように、（ｙ１，ｙ
０）＝（０，１）であり、これは、ノーエラーを意味し
た出力となってしまう。

【０００８】(2)入力端子ｂ０に印加される信号が、何
らかの原因により「１」に固定となった場合、本来であ
れば、端子ａ１，ａ０に印加されているエラーを有効に
すべきところであるが、（ａ１，ａ０）＝（０，０）の
時に、図８における＊２の部分に示すように、（ｙ１，
ｙ０）＝（０，１）であり、これは、ノーエラーを意味
した出力となってしまう。

【０００９】本発明は、この様な点に鑑みてなされたも
ので、２レールによる冗長信号を扱うディジタル論理回
路に於いて、入力信号を導く配線の不具合いなどによ
り、前述したような入力端子に印加される信号が、
「０」あるいは「１」に固定されるような事故が起きて
も、パリティ・チェッカからの信号を外部から与えられ
るストローブ信号などにより、誤ってノーエラーにしな
い様なディジタル論理回路を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】この様な目的を達成する
本発明は、第１の２レールによる冗長信号（ａ１，ａ
０）を入力し、第２の２レールによる冗長信号（ｂ１，
ｂ０）を受け、第３の２レールによる冗長信号（ｙ１，
ｙ０）を出力するようなディジタル論理回路であって、
第１の冗長信号の一方の信号（ａ１）と第２の冗長信号
の一方の信号（ｂ１）とを入力する第１の論理積回路
と、第１の冗長信号の他方の信号（ａ０）と第２の冗長
信号の他方の信号（ｂ０）とを入力する第１の論理和回
路と、第１の論理積回路からの信号（ｃ１）と第２の冗
長信号の他方の信号（ｂ０）とを入力する第２の論理積
回路と、第１の論理和回路からの信号（ｃ０）と第２の
冗長信号の一方の信号（ｂ１）とを入力する第３の論理
積回路と、第１の論理積回路からの信号（ｃ１）と第２
の冗長信号の一方の信号（ｂ１）とを入力する第４の論
理積回路と、第１の論理和回路からの信号（ｃ０）と第
２の冗長信号の他方の信号（ｂ０）とを入力する第５の
論理積回路と、第２の論理積回路からの信号（ｙ１１）
と第３の論理積回路からの信号（ｙ１０）を入力する第
２の論理和回路と、第４の論理積回路からの信号（ｙ０
１）と第５の論理積回路からの信号（ｙ００）を入力す
る第３の論理和回路とを設け、第２の論理和回路からの
信号と第３の論理和回路からの信号とを前記第３の２レ
ールによる冗長信号（ｙ１，ｙ０）として得ることを特
徴とするディジタル論理回路である。

【００１１】

【作用】第１の論理積回路と第１の論理和回路とは、第
１，第２の冗長信号をそれぞれ入力し、論理積と論理和
とをとって、２レールによる冗長信号を出力する。第２
〜第５の論理積回路および第２，第３の論理和回路は、
２対２線式の符号チェッカを構成しており、第２の２レ
ールによる冗長信号（ｂ１，ｂ０）は、例えばストロー
ブ信号であって、（１，０）の時パリティの有効、
（０，１）の時パリティの無効を意味し、第２の論理和
回路からの信号と第３の論理和回路からの信号とを、第
３の２レールによる冗長信号（ｙ１，ｙ０）として出力
する。

【００１２】

【実施例】以下、図面を用いて本発明の一実施例を詳細
に説明する。図１は、本発明の一実施例を示す構成ブロ
ック図である。本発明のディジタル論理回路では、第１
の２レールによる冗長信号（ａ１，ａ０）を入力すると
共に、例えばストローブ信号に相当する第２の２レール
による冗長信号（ｂ１，ｂ０）を受け、第３の２レール
による冗長信号（ｙ１，ｙ０）を出力するような論理回
路を想定している。

【００１３】ＧＡ１は、第１の第１の論理積回路で、第
１の冗長信号の一方の信号（ａ１）と第２の冗長信号の
一方の信号（ｂ１）とを入力し、その論理積をとって、
信号ｃ１を出力する。ＧＯ１は、第１の論理和回路で、
第１の冗長信号の他方の信号（ａ０）と第２の冗長信号
の他方の信号（ｂ０）とを入力し、その論理和をとって
信号ｃ０を出力する。

【００１４】ＣＨＫは、第１の論理積回路ＧＡ１、第１
の論理和回路ＧＯ１の各出力信号ｃ１，ｃ０と、第２の
２レールによる冗長信号（ｂ１，ｂ０）を受ける２線２
対式符号チェッカである。この２線２対式符号チェッカ
において、ＧＡ２は、第２の論理積回路で、第１の論理
積回路ＧＡ１からの信号（ｃ１）と、第２の冗長信号の
他方の信号（ｂ０）とを入力し、それらの信号の論理積
をとって信号ｙ１１を出力する。

【００１５】ＧＡ３は第３の論理積回路で、第１の論理
和回路ＧＯ１からの信号（ｃ０）と第２の冗長信号の一
方の信号（ｂ１）とを入力し、それらの信号の論理積を
とって信号ｙ１０を出力する。ＧＡ４は第４の論理積回
路で、第１の論理積回路ＧＡ１からの信号（ｃ１）と第
２の冗長信号の一方の信号（ｂ１）とを入力し、それら
の信号の論理積をとって信号ｙ０１を出力する。ＧＡ５
は第５の論理積回路で、第１の論理和回路ＧＯ１からの
信号（ｃ０）と第２の冗長信号の他方の信号（ｂ０）と
を入力し、それらの信号の論理積をとって信号ｙ００を
出力する。

【００１６】ＧＯ２は第２の論理和回路で、第２の論理
積回路ＧＡ２からの信号（ｙ１１）と第３の論理積回路
ＧＡ３からの信号（ｙ１０）を入力し、それらの信号の
論理和をとって信号ｙ１を出力する。また、ＧＯ３は第
３の論理和回路で、第４の論理積回路ＧＡ４からの信号
（ｙ０１）と第５の論理積回路ＧＡ５からの信号（ｙ０
０）を入力し、それらの信号の論理和をとって信号ｙ０
を出力する。

【００１７】ここで、第２の論理和回路ＧＯ２からの信
号と第３の論理和回路ＧＯ３からの信号とは、第３の２
レールによる冗長信号（ｙ１，ｙ０）として出力される
ようになっている。図２は、この様に構成したディジタ
ル論理回路において、第１の２レールによる冗長信号
（ａ１，ａ０）と、第２の２レールによる冗長信号（ｂ
１，ｂ０）と、これらの各信号に基づいて出力される第
３の２レールによる冗長信号（ｙ１，ｙ０）との関係を
示す図である。

【００１８】この図から明らかなように、ストローブ信
号に相当する第２の２レールによる冗長信号（ｂ１，ｂ
０）が（０，１）であるとき、即ち、パリティが無効の
場合、および、冗長信号（ｂ１，ｂ０）が（１，０）で
あるとき、即ち、パリティが有効でパリティが正常の場
合、いずれも、ノーエラーを示す（ｙ１，ｙ０）＝
（１，０）である冗長信号を出力する。また、その他の
場合は、エラーを示す（ｙ１，ｙ０）＝（０，０）ある
いは（１，１）である冗長信号を出力する。

【００１９】次に、この様に構成される本発明に係わる
ディジタル論理回路を、図５に示すようなパリティ・チ
ェッカに適用する場合（これをケース２と言う）につい
て、図７のディジタル論理回路を適用する場合（これを
ケース１と言う）と比較して、その作用効果を考察す
る。パリティチェッカ（エラー検出器）Ｍ１にとって
は、エラーの発生を通知できないことが、それを適用し
たシステム上最も被害が大きい。従って、ここでは、パ
リティチェッカＭ１がエラー（０，０），（１，１）を
出力している場合であって、第２の冗長信号であるＰＥ
ＮＡ１，ＰＥＮＡ０が導入される経路から、第３の冗長
信号であるＰＥＲ１，ＰＥＲ０が出力される経路までの
故障率について考える。

【００２０】いま、図５に示すパリティ・チェッカＭ１
とディジタル論理回路Ｍ２とを１つのＩＣ内部に構成す
るものとし、ＩＣ内部の故障率をＲｉｎ、ＩＣ外部の故
障率をＲｏｕｔとすると、各配線はそれぞれ「０」固定
の故障と、「１」固定の故障とを持ち、それらが同一確
率で発生すると仮定し、また、第１の論理積回路，第１
の論理和回路の各出力信号（ｃ１，ｃ２）がエラーの場
合、同一確率（０．５）でその出力が（０，０），
（１，１）になるようにｎビットのデータとパリティの
入力があると仮定する。

【００２１】この時、ケース１の場合に出力（ＰＥＲ
１，ＰＥＲ０）がエラーを通知できない確率は、図８か
ら、 （１／２）＊Ｒｏｕｔ＊０．５＊２＝０．５Ｒｏｕｔ となる。図３は、ケース２の場合に於いて、出力（ＰＥ
Ｒ１，ＰＥＲ０）がエラーを通知できない場合の数を求
めるための信号の組み合わせ（パリティ・チェッカから
の信号Ｓ１，Ｓ０と、ストローブ信号ＰＥＮＡ１，ＰＥ
ＮＡ０との組み合わせ）を示す図である。この図に於い
て、各信号ＰＥＮＡ１，ＰＥＮＡ０，ｃ１，ｃ０，ｙ１
１，ｙ１０，ｙ０１，ｙ００の配線について、「０」固
定、「１」固定を考える。

【００２２】図４は、この結果求められた、出力（ＰＥ
Ｒ１，ＰＥＲ０）にエラーを通知できない場合を示す図
である。この図から、ケース２の場合に於いて、出力
（ＰＥＲ１，ＰＥＲ０）がエラーを通知できない確率
は、 （１／２）＊Ｒｉｎ＊０．５＊１０＝２．５Ｒｉｎ となる。

【００２３】ここで、一般に１つの配線に着目しそれを
ドライブする素子の出力端の故障率をその配線の故障率
に含めて議論するとき、ＩＣ内部の１配線の故障率に比
してＩＣ外部の１配線の故障は大きい。 従って、 ０．５＊Ｒｏｕｔ≫２．５Ｒｉｎ となり、本来であればエラーを通知すべきときに、エラ
ーを通知できないという確率を大幅に低減することが可
能となる。

【００２４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ストローブ信号に相当するような信号（ＰＥＮＡ
１，ＰＥＮＡ０），内部回路において出力される各信号
（ｃ１，ｃ０，ｙ１１，ｙ１０，ｙ０１，ｙ００）が導
びかれる配線について、「０」固定、あるいは「１」固
定となるような不具合いがあった場合に、本来であれば
出力すべき冗長信号が出力できなくなるといった確率を
減らすことが可能となる。

【００２５】従って、本発明のディジタル論理回路をエ
ラー検出回路に適用することにより、エラーを通知すべ
きときにエラーを通知できないという確率を大きく減ら
すことができ、信頼性を向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成ブロック図であ
る。

【図２】図１のディジタル論理回路において、第１の２
レールによる冗長信号（ａ１，ａ０）と第２の２レール
による冗長信号（ｂ１，ｂ０）と、これらの各信号に基
づいて出力される第３の２レールによる冗長信号（ｙ
１，ｙ０）との関係を示す図である。

【図３】ケース２の場合に於いて、出力（ＰＥＲ１，Ｐ
ＥＲ０）がエラーを通知できない場合の数を求めるため
の信号の組み合わせを示す図である。

【図４】図３から求められた出力（ＰＥＲ１，ＰＥＲ
０）にエラーを通知できない場合を示す図である。

【図５】パリティ・チェッカに適用されるようなエラー
信号出力回路の一例を示す構成ブロック図である。

【図６】図５のディジタル論理回路Ｍ２において、端子
ａ１，ａ０、端子ｂ１，ｂ０に印加される各信号の組み
合わせに対して出力端子ｙ１，ｙ０に出力する信号の意
味を示す図である。

【図７】図６で示される組み合わせを実現する場合に考
えられる簡単な論理回路の一例を示す構成ブロックであ
る。

【図８】図７の構成に於いて、端子ａ１，ａ０、端子ｂ
１，ｂ０に印加される各信号の組み合わせに対して、出
力端子ｙ１，ｙ２に出力される信号の状態を詳細に示す
図である。

【符号の説明】

ＧＡ１ 第１の第１の論理積回路 ＧＯ１ 第１の論理和回路 ＣＨＫ ２線２対式符号チェッカ ＧＡ２ 第２の論理積回路 ＧＡ３ 第３の論理積回路 ＧＡ４ 第４の論理積回路 ＧＡ５ 第５の論理積回路 ＧＯ２ 第２の論理和回路 ＧＯ３ 第３の論理和回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】第１の２レールによる冗長信号（ａ１，ａ
   ０）を入力すると共に、第２の２レールによる冗長信号
   （ｂ１，ｂ０）を受け、第３の２レールによる冗長信号
   （ｙ１，ｙ０）を出力するようなディジタル論理回路で
   あって、 第１の冗長信号の一方の信号（ａ１）と第２の冗長信号
   の一方の信号（ｂ１）とを入力する第１の論理積回路
   と、 第１の冗長信号の他方の信号（ａ０）と第２の冗長信号
   の他方の信号（ｂ０）とを入力する第１の論理和回路
   と、 第１の論理積回路からの信号（ｃ１）と第２の冗長信号
   の他方の信号（ｂ０）とを入力する第２の論理積回路
   と、 第１の論理和回路からの信号（ｃ０）と第２の冗長信号
   の一方の信号（ｂ１）とを入力する第３の論理積回路
   と、 第１の論理積回路からの信号（ｃ１）と第２の冗長信号
   の一方の信号（ｂ１）とを入力する第４の論理積回路
   と、 第１の論理和回路からの信号（ｃ０）と第２の冗長信号
   の他方の信号（ｂ０）とを入力する第５の論理積回路
   と、 第２の論理積回路からの信号（ｙ１１）と第３の論理積
   回路からの信号（ｙ１０）を入力する第２の論理和回路
   と、 第４の論理積回路からの信号（ｙ０１）と第５の論理積
   回路からの信号（ｙ００）を入力する第３の論理和回路
   とを設け、 第２の論理和回路からの信号と第３の論理和回路からの
   信号とを前記第３の２レールによる冗長信号（ｙ１，ｙ
   ０）として得ることを特徴とするディジタル論理回路。
2. 【請求項２】第１の２レールによる冗長信号（ａ１，ａ
   ０）はパリティ・チェッカからの信号であり、第２の２
   レールによる冗長信号（ｂ１，ｂ０）は外部から与えら
   れるストローブ信号である請求項１記載のディジタル論
   理回路。