JPH08161150A - 電子計算装置 - Google Patents
電子計算装置Info
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- JPH08161150A JPH08161150A JP7033818A JP3381895A JPH08161150A JP H08161150 A JPH08161150 A JP H08161150A JP 7033818 A JP7033818 A JP 7033818A JP 3381895 A JP3381895 A JP 3381895A JP H08161150 A JPH08161150 A JP H08161150A
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- threshold voltage
- input
- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/104—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error using arithmetic codes, i.e. codes which are preserved during operation, e.g. modulo 9 or 11 check
Abstract
(57)【要約】
【目的】 多数の形態のエラーの検出を可能にする。
【構成】 各演算子に対して付加的にそれぞれ１つの符
号検査装置を設け、符号検査装置を、少なくとも１つの
データバスの個々の線に接続線を介して接続し、計算装
置とけた上げビット形成装置とを符号検査装置とデータ
バスとの間で接続線に接続する。
号検査装置を設け、符号検査装置を、少なくとも１つの
データバスの個々の線に接続線を介して接続し、計算装
置とけた上げビット形成装置とを符号検査装置とデータ
バスとの間で接続線に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、符号ビットにより符号
化され少なくとも１つのデータバスを介して供給される
ディジタル演算子を算術結合又は論理結合して、同様に
符号ビットにより符号化されたデータワードを形成し、
演算子ビットの算術結合を段階的に行い、各段階で演算
子の１つ又は複数の演算子ビットを結合し、少なくとも
１つのけた上げビットを形成し、個々の段階のための付
加的なけた上げビット形成装置と、２重に形成されてい
るけた上げビットをそれぞれ一致について検査する検査
装置と、計算装置の機能を考慮して演算子ビットとそれ
らの符号ビットとけた上げビットとから結果ワードのた
めの符号ビットを形成する装置とを具備する例えばＡＬ
Ｕ、プロセッサ、コントローラ等の電子計算装置に関す
る。
化され少なくとも１つのデータバスを介して供給される
ディジタル演算子を算術結合又は論理結合して、同様に
符号ビットにより符号化されたデータワードを形成し、
演算子ビットの算術結合を段階的に行い、各段階で演算
子の１つ又は複数の演算子ビットを結合し、少なくとも
１つのけた上げビットを形成し、個々の段階のための付
加的なけた上げビット形成装置と、２重に形成されてい
るけた上げビットをそれぞれ一致について検査する検査
装置と、計算装置の機能を考慮して演算子ビットとそれ
らの符号ビットとけた上げビットとから結果ワードのた
めの符号ビットを形成する装置とを具備する例えばＡＬ
Ｕ、プロセッサ、コントローラ等の電子計算装置に関す
る。
【０００２】
【従来の技術】この形式の計算装置すなわち算術演算装
置では、例えば計算装置を厳しい安全性が要求される用
途に使用する等の場合に検出されないと安全性にとって
危険でありかつ多数の原因に起因して発生するエラー
が、動作中に発生することがある。
置では、例えば計算装置を厳しい安全性が要求される用
途に使用する等の場合に検出されないと安全性にとって
危険でありかつ多数の原因に起因して発生するエラー
が、動作中に発生することがある。
【０００３】Ｍ．Ｎｉｃｏｌａｉｄｉｓ著の論文”自己
検査加算器及びＡＬＵの効率的な実施”（第２３回ＩＥ
ＥＥ 故障許容計算に関する国際システム，フランス，
１９９３年６月）から、ＡＬＵに付加的なけた上げビッ
ト形成装置が配置され、コピーされて形成されているけ
た上げビットが一致に関して検査される冒頭に記載の形
式の装置が公知である。これにより、誤りを含む形成さ
れたけた上げビットと、それに相応して算術結合から得
られた誤りのある結果とを検出できる。
検査加算器及びＡＬＵの効率的な実施”（第２３回ＩＥ
ＥＥ 故障許容計算に関する国際システム，フランス，
１９９３年６月）から、ＡＬＵに付加的なけた上げビッ
ト形成装置が配置され、コピーされて形成されているけ
た上げビットが一致に関して検査される冒頭に記載の形
式の装置が公知である。これにより、誤りを含む形成さ
れたけた上げビットと、それに相応して算術結合から得
られた誤りのある結果とを検出できる。
【０００４】さらに、演算子のための算術符号と、ＡＬ
Ｕのための算術結合された結果とをつくり、これらを検
査することが公知である。このために例えば次の論文を
列挙する。
Ｕのための算術結合された結果とをつくり、これらを検
査することが公知である。このために例えば次の論文を
列挙する。
【０００５】［１］Ｍａｌｏｆｆ，Ｉ．Ｇ．，Ｃａｍｄ
ｅｎ，Ｎ．Ｊ．著：”ディジタルコンピュータのための
検査符号”（Ｐｒｏｃｅｅｄｉｎｇｓｏｆ ｔｈｅ Ｉ
ＲＥ誌，１９５５年４月，４８７ー４８８頁）。
ｅｎ，Ｎ．Ｊ．著：”ディジタルコンピュータのための
検査符号”（Ｐｒｏｃｅｅｄｉｎｇｓｏｆ ｔｈｅ Ｉ
ＲＥ誌，１９５５年４月，４８７ー４８８頁）。
【０００６】［２］Ｐｅｔｅｒｓｏｎ，Ｗ．Ｗ．著：”
検査及び加算器について”（ＩＢＭ Ｊｏｕｒｎａｌ
誌，１９５８年４月，１６６〜１６８頁）。
検査及び加算器について”（ＩＢＭ Ｊｏｕｒｎａｌ
誌，１９５８年４月，１６６〜１６８頁）。
【０００７】［３］Ｂｒｏｗｎ，Ｄ．Ｔ．著：”算術演
算のためのエラー検出及び２進符号の修正”（ＩＲＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｉｃ
Ｃｏｐｍｕｔｅｒｓ誌，１９６０年９月，３３３〜３３
７頁。
算のためのエラー検出及び２進符号の修正”（ＩＲＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｉｃ
Ｃｏｐｍｕｔｅｒｓ誌，１９６０年９月，３３３〜３３
７頁。
【０００８】［４］Ｌｏ，Ｊ．Ｃｈ．，Ｔｈａｎａｗａ
ｓｔｉｅｎ，Ｓ．，Ｒａｏ，Ｔ．Ｒ．Ｎ．，Ｎｉｃｏｌ
ａｉｄｉｓ，Ｍ．著：”ＳＦＳ Ｂｅｒｇｅｒ検査予測
ＡＬＵ及び自己検査プロセッサ設計へのその応用”（Ｉ
ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕ
ｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ誌，第１１巻，Ｎ
ｏ．４，１９９２年４月，５２５〜５４０頁）。
ｓｔｉｅｎ，Ｓ．，Ｒａｏ，Ｔ．Ｒ．Ｎ．，Ｎｉｃｏｌ
ａｉｄｉｓ，Ｍ．著：”ＳＦＳ Ｂｅｒｇｅｒ検査予測
ＡＬＵ及び自己検査プロセッサ設計へのその応用”（Ｉ
ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕ
ｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ誌，第１１巻，Ｎ
ｏ．４，１９９２年４月，５２５〜５４０頁）。
【０００９】［５］Ｈｏｌｚａｐｆｅｌ，Ｈ．Ｐ．
著：”故障許容ＶＬＳＩプロセッサ”（博士号請求論
文，ミュンヘン大学，１９８７年）。
著：”故障許容ＶＬＳＩプロセッサ”（博士号請求論
文，ミュンヘン大学，１９８７年）。
【００１０】［６］Ｋｈｏｄａｄａｄ−Ｍｏｓｔｓｈｉ
ｒｙ，Ｂ．著：”組合せ回路におけるパリティ予測”
（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆｔｈｅ ＦＴＣＳ−９
誌，ＩＥＥＥ Ｃｏｍｐｕｔｅｒ Ｓｏｃｉｅｔｙ，１
９７９年）。
ｒｙ，Ｂ．著：”組合せ回路におけるパリティ予測”
（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆｔｈｅ ＦＴＣＳ−９
誌，ＩＥＥＥ Ｃｏｍｐｕｔｅｒ Ｓｏｃｉｅｔｙ，１
９７９年）。
【００１１】［７］Ｆｕｊｉｗａｒａ，Ｅ．，Ｈａｒｕ
ｔａ，Ｋ．著：”パリティを基礎とした符号を用いた故
障許容算術論理装置”（ＴｈｅＴｒａｎｓａｃｔｉｏｎ
ｓ ｏｆ ｔｈｅ ＩＥＣＥ ｏｆ Ｊａｐａｎ誌，第
Ｅ６４，Ｎｏ．１０，１９８１年１０月，６５３〜６６
０頁）。
ｔａ，Ｋ．著：”パリティを基礎とした符号を用いた故
障許容算術論理装置”（ＴｈｅＴｒａｎｓａｃｔｉｏｎ
ｓ ｏｆ ｔｈｅ ＩＥＣＥ ｏｆ Ｊａｐａｎ誌，第
Ｅ６４，Ｎｏ．１０，１９８１年１０月，６５３〜６６
０頁）。
【００１２】［６］には、パリティビット予測による解
決方法が紹介されており、この方法は［７］で発展され
てエラー修正符号の使用についても言及されている。す
べての公知の検査及び監視装置に共通なのは、その都度
個々に特別に発生するエラーしか検出できず、その他の
エラーは検出できない点である。
決方法が紹介されており、この方法は［７］で発展され
てエラー修正符号の使用についても言及されている。す
べての公知の検査及び監視装置に共通なのは、その都度
個々に特別に発生するエラーしか検出できず、その他の
エラーは検出できない点である。
【００１３】
【発明が解決しようとする課題】本発明の課題は、前述
の欠点を除去することにある。
の欠点を除去することにある。
【００１４】
【課題を解決するための手段】上記課題は本発明によ
り、各演算子に対して付加的にそれぞれ１つの符号検査
装置を設け、符号検査装置を、少なくとも１つのデータ
バスの個々の線に接続線を介して接続し、計算装置とけ
た上げビット形成装置とを符号検査装置とデータバスと
の間で接続線に接続したことにより解決される。
り、各演算子に対して付加的にそれぞれ１つの符号検査
装置を設け、符号検査装置を、少なくとも１つのデータ
バスの個々の線に接続線を介して接続し、計算装置とけ
た上げビット形成装置とを符号検査装置とデータバスと
の間で接続線に接続したことにより解決される。
【００１５】その他の請求項に記載の手段により、請求
項１に記載の計算装置の有利な実施例が可能である。
項１に記載の計算装置の有利な実施例が可能である。
【００１６】検査装置の個々の段を、接続線に接続され
ているけた上げビット形成装置の対応する段から間隔を
おいて配置することにより演算子ビット線の中断エラー
は、とりわけけた上げビット形成装置の各段が、それぞ
れの段に対応し２つの演算子のそれぞれ１つのビットを
有する接続線（演算子ビット線）にただ１つの端子を介
して接続されている場合には特に有利に確実に検出でき
る。
ているけた上げビット形成装置の対応する段から間隔を
おいて配置することにより演算子ビット線の中断エラー
は、とりわけけた上げビット形成装置の各段が、それぞ
れの段に対応し２つの演算子のそれぞれ１つのビットを
有する接続線（演算子ビット線）にただ１つの端子を介
して接続されている場合には特に有利に確実に検出でき
る。
【００１７】出力信号を検査する符号検査装置の出力側
は検査装置に接続され、従って検査装置は、けた上げビ
ットを検査する以外に符号検査装置の出力信号も検査で
きる。
は検査装置に接続され、従って検査装置は、けた上げビ
ットを検査する以外に符号検査装置の出力信号も検査で
きる。
【００１８】この場合有利には、検査装置をＳＣＣ（Ｓ
ｅｌｆ−Ｃｈｅｃｋｉｎｇ Ｃｈｅｃｋｅｒ）から形成
し、信号（０信号又は１信号）が異なる場合のみ、誤り
のない動作を示す異なる出力信号を少なくとも２つの入
力対の線から出力可能である。このようなＳＣＣ段は、
Ｔｈｅ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ Ｌｉｂｒ
ａｒｙのＪｏｈｎ Ｗａｋｅｒｌｙ著”自己検査回路及
び応用”（ＢＮＲ，ＩＮＣ．，Ｐａｌｏ Ａｌｔｏ，Ｃ
Ａ及びスタンフォード大学）から公知である。検査する
信号対の数に依存してこのようなＳＣＣ段は、木構造で
互いに接続できる。
ｅｌｆ−Ｃｈｅｃｋｉｎｇ Ｃｈｅｃｋｅｒ）から形成
し、信号（０信号又は１信号）が異なる場合のみ、誤り
のない動作を示す異なる出力信号を少なくとも２つの入
力対の線から出力可能である。このようなＳＣＣ段は、
Ｔｈｅ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ Ｌｉｂｒ
ａｒｙのＪｏｈｎ Ｗａｋｅｒｌｙ著”自己検査回路及
び応用”（ＢＮＲ，ＩＮＣ．，Ｐａｌｏ Ａｌｔｏ，Ｃ
Ａ及びスタンフォード大学）から公知である。検査する
信号対の数に依存してこのようなＳＣＣ段は、木構造で
互いに接続できる。
【００１９】例えば中断エラー又は短絡エラー等により
発生する誤りの又は不定の信号レベルをより確実に検出
することは、計算装置及びけた上げビット形成装置の個
々の段と符号検査装置とにつながり演算子のそれぞれ１
つのビットを有する線にそれぞれ１つのレベル変換器を
接続し、計算装置のレベル変換器と、けた上げビット形
成装置のレベル変換器と、符号検査装置のレベル変換器
とがそれぞれ、段階的に異なる応答特性及びスイッチン
グ特性を有することにより可能となる。有利には、３つ
の群のレベル変換器の３つの入力閾値電圧領域が重なら
ず、符号検査装置のレベル変換器の入力閾値電圧領域
が、その他の２つの群のレベル変換器の入力閾値電圧領
域の間に位置し、入力閾値電圧領域を、これより低いと
レベル変換器が確実に０信号を検出しこれより高いとレ
ベル変換器が確実に１信号を検出する電圧領域として定
める。このようにして、計算装置及びけた上げビット形
成装置のレベル変換器が同一のレベルを検出すると、符
号検査装置のレベル変換器も同一のレベルを検出するこ
とが保証される。このレベルにエラーが存在する場合、
符号検査装置はこのエラーを検出する。これに対して計
算装置及びけた上げビット形成装置のレベル変換器が、
異なるレベルを検出すると、検査装置がけた上げビット
を比較してエラーを検出する。
発生する誤りの又は不定の信号レベルをより確実に検出
することは、計算装置及びけた上げビット形成装置の個
々の段と符号検査装置とにつながり演算子のそれぞれ１
つのビットを有する線にそれぞれ１つのレベル変換器を
接続し、計算装置のレベル変換器と、けた上げビット形
成装置のレベル変換器と、符号検査装置のレベル変換器
とがそれぞれ、段階的に異なる応答特性及びスイッチン
グ特性を有することにより可能となる。有利には、３つ
の群のレベル変換器の３つの入力閾値電圧領域が重なら
ず、符号検査装置のレベル変換器の入力閾値電圧領域
が、その他の２つの群のレベル変換器の入力閾値電圧領
域の間に位置し、入力閾値電圧領域を、これより低いと
レベル変換器が確実に０信号を検出しこれより高いとレ
ベル変換器が確実に１信号を検出する電圧領域として定
める。このようにして、計算装置及びけた上げビット形
成装置のレベル変換器が同一のレベルを検出すると、符
号検査装置のレベル変換器も同一のレベルを検出するこ
とが保証される。このレベルにエラーが存在する場合、
符号検査装置はこのエラーを検出する。これに対して計
算装置及びけた上げビット形成装置のレベル変換器が、
異なるレベルを検出すると、検査装置がけた上げビット
を比較してエラーを検出する。
【００２０】レベル変換器は有利にはインバータとして
形成されている。
形成されている。
【００２１】
【実施例】次に本発明を実施例に基づき図を用いて詳細
に説明する。
に説明する。
【００２２】
【外４】
【００２３】
【外５】
【００２４】
【外６】
【００２５】例えば減算演算のためには、減数の補数を
形成し、被減数に対して生じるけた上げビットと共に加
算する。このために必要な図示されていないエンコーダ
の処理速度は、符号化による速度低下が発生しないよう
に適切に諸元を定めかつ構成することにより選択する。
これは伝送ワードが、加算器で形成されるのと同様に形
成される場合には問題なく可能である。複数のパリティ
ビットによる符号化の形成は、前述の文献［７］に説明
されており、文献［６］にも説明されている。データワ
ードに付加された符号ビットを有する任意のその他の符
号も、同様の方法で使用可能である。種々の符号の概要
については、文献［５］に説明されている。符号化の形
成は、本発明の対象ではないが、しかし、以下に説明す
る監視装置の効率的な使用のための前提条件である。
形成し、被減数に対して生じるけた上げビットと共に加
算する。このために必要な図示されていないエンコーダ
の処理速度は、符号化による速度低下が発生しないよう
に適切に諸元を定めかつ構成することにより選択する。
これは伝送ワードが、加算器で形成されるのと同様に形
成される場合には問題なく可能である。複数のパリティ
ビットによる符号化の形成は、前述の文献［７］に説明
されており、文献［６］にも説明されている。データワ
ードに付加された符号ビットを有する任意のその他の符
号も、同様の方法で使用可能である。種々の符号の概要
については、文献［５］に説明されている。符号化の形
成は、本発明の対象ではないが、しかし、以下に説明す
る監視装置の効率的な使用のための前提条件である。
【００２６】
【外７】
【００２７】
【外８】
【００２８】
【外９】
【００２９】
【外１０】
【００３０】図２には例として符号検査装置３３が詳細
に示されている。これに相応する符号検査装置は、既に
引用したＪｏｈｎ Ｗａｋｅｒｌｙ著の論文”エラー検
出符号、自己検査回路及び応用”に説明されている。本
例に８ビット演算子として形成されている演算子Ａのす
べての演算子Ａ0〜Ａ7と、対応するパリティビットＰA
とは、２つの群で２つの排他的ＯＲゲート４８及び４９
に供給される。この場合、演算子ビットＡ0〜Ａ4は排他
的ＯＲ４８に供給され、演算子ビットＡ5〜Ａ7は排他的
ＯＲゲート４９に供給される。排他的ＯＲゲート４８の
出力側は、インバータ５０を介して反転され、第１の出
力信号として用いられ、排他的ＯＲゲート４９の出力側
は直接に、符号検査装置３３の第２の出力信号として用
いられる。
に示されている。これに相応する符号検査装置は、既に
引用したＪｏｈｎ Ｗａｋｅｒｌｙ著の論文”エラー検
出符号、自己検査回路及び応用”に説明されている。本
例に８ビット演算子として形成されている演算子Ａのす
べての演算子Ａ0〜Ａ7と、対応するパリティビットＰA
とは、２つの群で２つの排他的ＯＲゲート４８及び４９
に供給される。この場合、演算子ビットＡ0〜Ａ4は排他
的ＯＲ４８に供給され、演算子ビットＡ5〜Ａ7は排他的
ＯＲゲート４９に供給される。排他的ＯＲゲート４８の
出力側は、インバータ５０を介して反転され、第１の出
力信号として用いられ、排他的ＯＲゲート４９の出力側
は直接に、符号検査装置３３の第２の出力信号として用
いられる。
【００３１】この符号検査装置３３は、偶数パリティの
場合に個々のパリティビットにより１つの演算子を符号
検査するために用いられる。演算子ビットとパリティビ
ットとから任意に２つの群を形成でき、これら２つの群
は、２つの排他的ＯＲゲート４８，４９に供給され、こ
れら２つの排他的ＯＲゲート４８，４９の出力側は、符
号化が正常な場合には必然的に同一の出力信号を有しな
ければならない。従って符号化が正常な場合、インバー
タ５０を介しての反転により、符号検査装置３３の出力
側からつねに２つの互いに逆の信号が出力される。奇数
パリティの場合、インバータ５０は、再び２つの互いに
逆の出力信号が出力されることを実現するためには不要
である。
場合に個々のパリティビットにより１つの演算子を符号
検査するために用いられる。演算子ビットとパリティビ
ットとから任意に２つの群を形成でき、これら２つの群
は、２つの排他的ＯＲゲート４８，４９に供給され、こ
れら２つの排他的ＯＲゲート４８，４９の出力側は、符
号化が正常な場合には必然的に同一の出力信号を有しな
ければならない。従って符号化が正常な場合、インバー
タ５０を介しての反転により、符号検査装置３３の出力
側からつねに２つの互いに逆の信号が出力される。奇数
パリティの場合、インバータ５０は、再び２つの互いに
逆の出力信号が出力されることを実現するためには不要
である。
【００３２】検査装置３２では、出力信号対のそれぞれ
の出力信号が逆の信号となっているかどうかを検査する
だけでよい。この場合、出力信号対とは、２つの符号検
査装置３３，３４の出力信号対と、個々の段のコピーさ
れたけた上げビットの信号対とである。互いに逆の信号
が存在するかどうかのこのような検査のために、ＳＣＣ
（Ｓｅｌｆ−Ｃｈｅｃｋｉｎｇ Ｃｈｅｃｋｅｒ）すな
わち自己検査装置が適し、図３にはこのようなＳＣＣ段
５１が、詳細に示されている。ＳＣＣ段５１の詳細な説
明は、前述のＪｏｈｎ Ｗａｋｅｒｌｙ著の論文”エラ
ー検査符号、自己検査回路及び応用”の６６及び６７頁
にも記載されている。
の出力信号が逆の信号となっているかどうかを検査する
だけでよい。この場合、出力信号対とは、２つの符号検
査装置３３，３４の出力信号対と、個々の段のコピーさ
れたけた上げビットの信号対とである。互いに逆の信号
が存在するかどうかのこのような検査のために、ＳＣＣ
（Ｓｅｌｆ−Ｃｈｅｃｋｉｎｇ Ｃｈｅｃｋｅｒ）すな
わち自己検査装置が適し、図３にはこのようなＳＣＣ段
５１が、詳細に示されている。ＳＣＣ段５１の詳細な説
明は、前述のＪｏｈｎ Ｗａｋｅｒｌｙ著の論文”エラ
ー検査符号、自己検査回路及び応用”の６６及び６７頁
にも記載されている。
【００３３】
【外１１】
【００３４】２つのＡＮＤゲート５２，５３の２つの出
力側は、ＯＲゲート５６を介して互いに結合され、ＡＮ
Ｄゲート５４，５５の２つの出力側は、ＯＲゲート５７
を介して互いに結合されている。ＯＲゲート５６，５７
の２つの出力側は、ＳＣＣ段５１の２つの出力側を形成
し、ＳＣＣ段５１のこれら２つの出力側からは、入力信
号が正常な場合には再び互いに逆の信号が出力さなけれ
ばならない。
力側は、ＯＲゲート５６を介して互いに結合され、ＡＮ
Ｄゲート５４，５５の２つの出力側は、ＯＲゲート５７
を介して互いに結合されている。ＯＲゲート５６，５７
の２つの出力側は、ＳＣＣ段５１の２つの出力側を形成
し、ＳＣＣ段５１のこれら２つの出力側からは、入力信
号が正常な場合には再び互いに逆の信号が出力さなけれ
ばならない。
【００３５】検査装置３２は、検査する信号対の数に依
存して複数のこのようなＳＣＣ段５１から成る。それぞ
れ２つの信号対が、ＳＣＣ段５１で１つの信号対に変換
され、２つのＳＣＣ段の２つの出力信号対が別のＳＣＣ
段を介して論理結合され、従ってＳＣＣ段の木構造が形
成される。従ってこの場合にも、検査装置３２の出力側
から１つの逆の信号が、すべての演算子ビット及びその
他のビットが正常な場合に出力される。同一の信号が、
これら２つの出力線に出力される場合、警報装置例えば
警報ランプ又はディスプレー画面が設けられている場合
には相応するディスプレー表示が、システムエラーに注
意を喚起するか、又は障害を受けるおそれのあるシステ
ム機能を、このようなエラーが発生すると自動的にスイ
ッチオフすることも可能である。
存して複数のこのようなＳＣＣ段５１から成る。それぞ
れ２つの信号対が、ＳＣＣ段５１で１つの信号対に変換
され、２つのＳＣＣ段の２つの出力信号対が別のＳＣＣ
段を介して論理結合され、従ってＳＣＣ段の木構造が形
成される。従ってこの場合にも、検査装置３２の出力側
から１つの逆の信号が、すべての演算子ビット及びその
他のビットが正常な場合に出力される。同一の信号が、
これら２つの出力線に出力される場合、警報装置例えば
警報ランプ又はディスプレー画面が設けられている場合
には相応するディスプレー表示が、システムエラーに注
意を喚起するか、又は障害を受けるおそれのあるシステ
ム機能を、このようなエラーが発生すると自動的にスイ
ッチオフすることも可能である。
【００３６】演算子ビット線すなわち接続線１３〜１６
の中断エラーを検出するために、第１に符号検査装置３
３，３４の配置が重要であり、第２に、接続線１３，１
６の信号分岐線からＡＬＵ１０の単一素子１０ａ，１０
ｂまでの間隔と、接続線１３，１６の信号分岐線からけ
た上げビット形成装置２２，２３までの間隔とが重要で
ある。単一素子１０ａ，１０ｂ及びけた上げビット形成
装置２２，２３につながるこれらの信号分岐線は、デー
タバス１１，１２と符号検査装置３３，３４との間に配
置されなければならない。単一素子１０ａ，１０ｂ及び
けた上げビット形成装置２２，２３につながる分岐線の
順序は交換できるが、しかしこれらの分岐線は、このよ
うな中断エラーを確実に検出できるためには最小相互間
隔Ｄを有しなければならない。この間隔Ｄにより中断
は、けた上げビット形成装置２２，２３又は単一素子１
０ａ，１０ｂに作用する。中断が、これら２つの単一素
子１０ａ，１０ｂに作用する場合、中断は、この配置に
より符号検査装置３３又は３４にも作用する。
の中断エラーを検出するために、第１に符号検査装置３
３，３４の配置が重要であり、第２に、接続線１３，１
６の信号分岐線からＡＬＵ１０の単一素子１０ａ，１０
ｂまでの間隔と、接続線１３，１６の信号分岐線からけ
た上げビット形成装置２２，２３までの間隔とが重要で
ある。単一素子１０ａ，１０ｂ及びけた上げビット形成
装置２２，２３につながるこれらの信号分岐線は、デー
タバス１１，１２と符号検査装置３３，３４との間に配
置されなければならない。単一素子１０ａ，１０ｂ及び
けた上げビット形成装置２２，２３につながる分岐線の
順序は交換できるが、しかしこれらの分岐線は、このよ
うな中断エラーを確実に検出できるためには最小相互間
隔Ｄを有しなければならない。この間隔Ｄにより中断
は、けた上げビット形成装置２２，２３又は単一素子１
０ａ，１０ｂに作用する。中断が、これら２つの単一素
子１０ａ，１０ｂに作用する場合、中断は、この配置に
より符号検査装置３３又は３４にも作用する。
【００３７】演算子ビット線に発生し信号レベルを変化
する（高める又は低下する）ことがある短絡エラーを検
出するために、インバータ１７〜２０，２５〜２８及び
３５〜３８が用いられる。この場合、別の根本原因によ
り発生し悪い信号レベルに起因するエラーも検出でき
る。以下においてインバータの入力閾値電圧信号領域と
はインバータが、この電圧領域より低いと計数入力側で
論理値０を検出し、この電圧領域より高いと計数入力側
で論理値１を検出する電圧領域のことである。それぞれ
スイッチング特性ｘ，ｙ又はｚを有する３つの群のイン
バータのこれらの入力閾値電圧領域が、図５に斜線領域
又は横線領域として示されている。これらの入力閾値電
圧領域は互いに重畳せず、さらにこれらの入力閾値電圧
領域は、その都度当該の条件に対してスイッチング特性
ｚのインバータ３５〜３８の入力閾値電圧領域が、スイ
ッチング特性ｘのインバータ１７〜２０と入力閾値電圧
領域と、スイッチング特性ｙのインバータ２５〜２８の
入力閾値電圧領域との間に位置するように配置されてい
る。このようにして、スイッチング特性ｘのインバータ
１７〜２０と、スイッチング特性ｙのインバータ２５〜
２８とが同一のレベルを検出すると、スイッチング特性
ｚのインバータ３５〜３８も同一のレベルを検出するこ
とが保証される。このレベルが、エラーによって発生す
ると、符号検査装置はこのエラーを検出する。
する（高める又は低下する）ことがある短絡エラーを検
出するために、インバータ１７〜２０，２５〜２８及び
３５〜３８が用いられる。この場合、別の根本原因によ
り発生し悪い信号レベルに起因するエラーも検出でき
る。以下においてインバータの入力閾値電圧信号領域と
はインバータが、この電圧領域より低いと計数入力側で
論理値０を検出し、この電圧領域より高いと計数入力側
で論理値１を検出する電圧領域のことである。それぞれ
スイッチング特性ｘ，ｙ又はｚを有する３つの群のイン
バータのこれらの入力閾値電圧領域が、図５に斜線領域
又は横線領域として示されている。これらの入力閾値電
圧領域は互いに重畳せず、さらにこれらの入力閾値電圧
領域は、その都度当該の条件に対してスイッチング特性
ｚのインバータ３５〜３８の入力閾値電圧領域が、スイ
ッチング特性ｘのインバータ１７〜２０と入力閾値電圧
領域と、スイッチング特性ｙのインバータ２５〜２８の
入力閾値電圧領域との間に位置するように配置されてい
る。このようにして、スイッチング特性ｘのインバータ
１７〜２０と、スイッチング特性ｙのインバータ２５〜
２８とが同一のレベルを検出すると、スイッチング特性
ｚのインバータ３５〜３８も同一のレベルを検出するこ
とが保証される。このレベルが、エラーによって発生す
ると、符号検査装置はこのエラーを検出する。
【００３８】
【外１２】
【００３９】スイッチング特性ｘ，ｙ及びｚを有するイ
ンバータのこのように要求された特性は、適切に諸元を
定めることにより実現可能である。このためにＣＭＯＳ
技術では、ｐチャネルトランジスタの幾何学的寸法に対
するｎチャネルトランジスタの幾何学的寸法の比が重要
である。例えばスイッチング特性ｘのインバータで、
（同一の長さでｐチャネルトランジスタの幅の）２倍の
幅のｎチャネルトランジスタを選択する場合、例えば対
応するｎチャネルトランジスタに対してスイッチング特
性ｘのインバータでは３倍の幅のｐチャネルトランジス
タを選択し、スイッチング特性ｙのインバータでは８倍
の幅のｐチャネルトランジスタを選択すると好適であ
る。相応する伝送特性曲線又はスイッチング特性曲線
は、入力閾値電圧領域における顕著な相違を示す。すべ
てのパラメータ変動及び周囲条件をシミュレーションす
ることにより、前述の要求が守られているかどうかを検
査できる。従って前述の配置により、ある程度の確率で
発生するすべてのエラーを検出できる。誤りのある演算
子ビットは、符号検査装置３３，３４により符号検査を
行うことにより検出できる。これに相応して、論理結合
された信号Ｓのビットエラーも検査できる。誤りのある
けた上げビットは、けた上げビット形成装置２２，２３
によりけた上げビットをコピーすることにより検出され
る。演算子ビット線の中断エラーは、符号検査装置３
３，３４の配置に対するＡＬＵ１０の単一素子１０ａ，
１０ｂの配置を、信号分岐線の間隔の面で適切に選択す
ることにより検出可能である。最後に、例えば演算子ビ
ット線の短絡エラーに起因して信号レベルが不定の場
合、これは、レベル変換器として設けられているインバ
ータ１７〜２０，２５〜２８及び３５〜３８により検出
できる。
ンバータのこのように要求された特性は、適切に諸元を
定めることにより実現可能である。このためにＣＭＯＳ
技術では、ｐチャネルトランジスタの幾何学的寸法に対
するｎチャネルトランジスタの幾何学的寸法の比が重要
である。例えばスイッチング特性ｘのインバータで、
（同一の長さでｐチャネルトランジスタの幅の）２倍の
幅のｎチャネルトランジスタを選択する場合、例えば対
応するｎチャネルトランジスタに対してスイッチング特
性ｘのインバータでは３倍の幅のｐチャネルトランジス
タを選択し、スイッチング特性ｙのインバータでは８倍
の幅のｐチャネルトランジスタを選択すると好適であ
る。相応する伝送特性曲線又はスイッチング特性曲線
は、入力閾値電圧領域における顕著な相違を示す。すべ
てのパラメータ変動及び周囲条件をシミュレーションす
ることにより、前述の要求が守られているかどうかを検
査できる。従って前述の配置により、ある程度の確率で
発生するすべてのエラーを検出できる。誤りのある演算
子ビットは、符号検査装置３３，３４により符号検査を
行うことにより検出できる。これに相応して、論理結合
された信号Ｓのビットエラーも検査できる。誤りのある
けた上げビットは、けた上げビット形成装置２２，２３
によりけた上げビットをコピーすることにより検出され
る。演算子ビット線の中断エラーは、符号検査装置３
３，３４の配置に対するＡＬＵ１０の単一素子１０ａ，
１０ｂの配置を、信号分岐線の間隔の面で適切に選択す
ることにより検出可能である。最後に、例えば演算子ビ
ット線の短絡エラーに起因して信号レベルが不定の場
合、これは、レベル変換器として設けられているインバ
ータ１７〜２０，２５〜２８及び３５〜３８により検出
できる。
【００４０】
【外１３】
【００４１】さらにけた上げビット形成のために、単一
素子１０ａ，１０ｂで先行のビット段Ｕi-1，Ｕiのけた
上げビットＵi-2，Ｕi-3．．．を演算子ビットＡi-1，
Ｂi-1，Ａi-2，Ｂi-2．．．と一緒に使用できる。この
ようなけた上げ先見回路は、例えば”自己検査加算器及
びＡＬＵの効率的な実施”等の文献から知られている。
注意する点は、この場合にも、特性ｘ又はｙを有する相
応するレベル変換器を演算子ビットＡi-1，Ｂi-1，Ａ
i-2，Ｂi-2のために使用でき、図１に相応して間隔決め
も符号検査も実行できることである。
素子１０ａ，１０ｂで先行のビット段Ｕi-1，Ｕiのけた
上げビットＵi-2，Ｕi-3．．．を演算子ビットＡi-1，
Ｂi-1，Ａi-2，Ｂi-2．．．と一緒に使用できる。この
ようなけた上げ先見回路は、例えば”自己検査加算器及
びＡＬＵの効率的な実施”等の文献から知られている。
注意する点は、この場合にも、特性ｘ又はｙを有する相
応するレベル変換器を演算子ビットＡi-1，Ｂi-1，Ａ
i-2，Ｂi-2のために使用でき、図１に相応して間隔決め
も符号検査も実行できることである。
【００４２】
【発明の効果】本発明の利点は、多数の形態のエラーを
検出できることにある。例えば、誤ったけた上げビット
だけでなく、演算子及び形成された結果の誤りビットも
検出できる。さらに、故障が発生した線例えば計算装置
につながる線と、誤った信号レベルとを、計算装置とけ
た上げビット形成装置と符号検査装置とを相互に適切に
配置し、けた上げ特性を適切に選択することにより検出
できる。
検出できることにある。例えば、誤ったけた上げビット
だけでなく、演算子及び形成された結果の誤りビットも
検出できる。さらに、故障が発生した線例えば計算装置
につながる線と、誤った信号レベルとを、計算装置とけ
た上げビット形成装置と符号検査装置とを相互に適切に
配置し、けた上げ特性を適切に選択することにより検出
できる。
【図１】本発明の検査装置及び監視装置を有するＡＬＵ
の（２ビットのための）２つの段のブロック回路図であ
る。
の（２ビットのための）２つの段のブロック回路図であ
る。
【図２】符号検査装置の１例のブロック回路図である。
【図３】検査装置としてのＳＣＣ段の１つの例のブロッ
ク回路図である。
ク回路図である。
【図４】けた上げビット形成装置のブロック回路図であ
る。
る。
【図５】個々の段に前置接続されているインバータの異
なる入力閾値電圧領域を説明するための信号線図であ
る。
なる入力閾値電圧領域を説明するための信号線図であ
る。
１０ ＡＬＵ １０ａ，１０ｂ 単一素子 １１，１２ データバス １３，１４ 接続線 １５，１６ 接続線 １７〜２０ インバータ ２１ 結果データバス ２２，２３ けた上げビット形成装置 ２４ インバータ ２５〜２８ インバータ ２９ ＮＯＲゲート ３０ ＮＡＮＤゲート ３１ 組合せゲート ３２ 検査装置 ３３，３４ 符号検査装置 ４８，４９ 排他的ＯＲゲート ５０ インバータ ５１ ＳＣＣ段 ５２ ＡＮＤゲート ５３ ＡＮＤゲート ５４ ＡＮＤゲート ５５ ＡＮＤゲート ５６ ＯＲゲート ５７ ＯＲゲート Ａ，Ｂ 演算子 Ａi，Ｂi 演算子ビット
【外１４】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エーベルハルト ベール ドイツ連邦共和国 ロイトリンゲン ハイ ムビュールシュトラーセ 36
Claims (11)
- 【請求項１】 符号ビットにより符号化され少なくとも
１つのデータバスを介して供給されるディジタル演算子
を算術結合又は論理結合して、同様に符号ビットにより
符号化されたデータワードを形成し、演算子ビットの算
術結合を段階的に行い、各段階で演算子の１つ又は複数
の演算子ビットを結合し、少なくとも１つのけた上げビ
ットを形成し、個々の前記段階のための付加的なけた上
げビット形成装置と、２重に形成されているけた上げビ
ットをそれぞれ一致について検査する検査装置と、計算
装置の機能を考慮して演算子ビットとそれらの符号ビッ
トとけた上げビットとから結果ワードのための符号ビッ
トを形成する装置とを具備する例えばＡＬＵ、プロセッ
サ、コントローラ等の電子計算装置において、 【外１】 前記計算装置（１０）と前記けた上げビット形成装置
（２２，２３）とを前記符号検査装置（３３，３４）と
前記データバス（１１，１２）との間で接続線（１３〜
１６）に接続することを特徴とする電子計算装置。 - 【請求項２】 計算装置の個々の段（１０ａ，１０ｂ）
をそれぞれけた上げビット形成装置（２２，２３）の段
から間隔をおいて配置して接続線（１３〜１６）に接続
することを特徴とする請求項１に記載の電子計算装置。 - 【請求項３】 けた上げビット形成装置（２２，２３）
の各段を、それぞれの前記段に割当てられ２つの 【外２】 のそれぞれ１つのビットを有する前記線（１３〜１６）
に単一の端子を介して接続することを特徴とする請求項
２に記載の電子計算装置。 - 【請求項４】 出力信号を検査する符号検査装置（３
３，３４）の出力側を検査装置（３２）に接続すること
を特徴とする請求項１から請求項３のうちのいずれか１
つの請求項に記載の電子計算装置。 - 【請求項５】 検査装置（３２）をＳＣＣ（Ｓｅｌｆ−
ＣｈｅｃｋｉｎｇＣｈｅｃｋｅｒ）から形成し、信号
（０信号又は１信号）が異なる場合のみ、誤りのない動
作を示す異なる出力信号を少なくとも２つの入力対の線
から出力可能であることを特徴とする請求項１から請求
項４のうちのいずれか１つの請求項に記載の電子計算装
置。 - 【請求項６】 異なる入力信号及び出力信号が、互いに
反転信号であることを特徴とする請求項５に記載の電子
計算装置。 - 【請求項７】 計算装置（１０）の個々の段（１０ａ，
１０ｂ）とけた上げビット形成装置（２２，２３）と符
号検査装置（３３，３４）とにつながり 【外３】 のそれぞれ１つのビットを有する線（１３〜１６）にそ
れぞれ１つのレベル変換器（１７〜２０，２５〜２８，
３５〜３８）を接続し、前記計算装置（１０）の前記レ
ベル変換器（１７〜２０）と、けた上げビット形成装置
（２２，２３）の前記レベル変換器（２５〜２８）と、
符号検査装置（３３，３４）のレベル変換器（３５〜３
８）とがそれぞれ、段階的に異なる応答特性及びスイッ
チング特性を有することを特徴とする請求項１から請求
項６のうちのいずれか１つの請求項に記載の電子計算装
置。 - 【請求項８】 ３つの群のレベル変換器（１７〜２０，
２５〜２８，３５〜３８）の３つの入力閾値電圧領域が
重ならず、符号検査装置（３３，３４）の前記レベル変
換器（３５〜３８）の入力閾値電圧領域が、その他の２
つの群の前記レベル変換器（１７〜２０，２５〜２８）
の入力閾値電圧領域の間に位置し、入力閾値電圧領域
を、これより低いとレベル変換器が確実に０信号を出力
しこれより高いとレベル変換器が確実に１信号を出力す
る電圧領域として定めることを特徴とする請求項７に記
載の電子計算装置。 - 【請求項９】 レベル変換器（１７〜２０，２５〜２
８，３５〜３８）をインバータとして形成することを特
徴とする請求項７又は請求項８に記載の電子計算装置。 - 【請求項１０】 計算装置（１０）に設けられ線（１３
〜１６）に接続されているゲートと、けた上げビット形
成装置（２２，２３）の対応するゲートと、符号検査装
置（３３，３４）の対応するゲートとがそれぞれ、段階
的に異なる応答特性及びスイッチング特性を有すること
を特徴とする請求項１から請求項６のうちのいずれか１
つの請求項に記載の電子計算装置。 - 【請求項１１】 計算装置（１０）及びけた上げビット
形成装置（２２，２３）及び符号検査装置（３３，３
４）の入力ゲートの入力閾値電圧領域が重ならず、前記
符号検査装置（３３，３４）の前記入力ゲートの入力閾
値電圧領域が、その他の２つの装置の入力ゲートの入力
閾値電圧領域の間に位置し、入力ゲートがスイッチング
素子であり、前記スイッチング素子の少なくとも１つの
入力側を線（１３〜１６）に接続し、入力閾値電圧領域
を、これより低いとレベル変換器が０信号を出力しこれ
より高いとレベル変換器が１信号を出力する電圧領域と
して定めることを特徴とする請求項１０に記載の電子計
算装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4406391A DE4406391C1 (de) | 1994-02-26 | 1994-02-26 | Elektronisches Rechenwerk |
| DE4406391.1 | 1994-02-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161150A true JPH08161150A (ja) | 1996-06-21 |
Family
ID=6511340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7033818A Pending JPH08161150A (ja) | 1994-02-26 | 1995-02-22 | 電子計算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5629945A (ja) |
| EP (1) | EP0669575B1 (ja) |
| JP (1) | JPH08161150A (ja) |
| DE (2) | DE4406391C1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2293469A (en) * | 1994-09-22 | 1996-03-27 | Secr Defence | Error detection in arithmetic circuit. |
| DE10309255B4 (de) * | 2003-02-25 | 2007-09-13 | 4TECH Gesellschaft für Technologie- und Know-how-Transfer mbH | Verfahren und Schaltungen zur Erkennung unidirektionaler Fehler |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043990A (en) * | 1987-12-04 | 1991-08-27 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US4994993A (en) * | 1988-10-26 | 1991-02-19 | Advanced Micro Devices, Inc. | System for detecting and correcting errors generated by arithmetic logic units |
| DE69224727T2 (de) * | 1991-12-16 | 1998-11-12 | Nippon Telegraph & Telephone | Schaltung mit eingebautem Selbsttest |
| GR920100163A (el) * | 1992-04-21 | 1993-12-30 | Koloni Sofia & Sia E E | Τεχνικές κατασκευές αυτοεπαλη?ευομένων μονάδων εκτέλεσης αρι?μητικών πράξεων & μονάδων επεξεργασίας δεδομένων βασιζόμενες σε κώδικες διπλής γραμμής & κώδικες άρτιας ή περιττής ισοτιμίας. |
-
1994
- 1994-02-26 DE DE4406391A patent/DE4406391C1/de not_active Expired - Fee Related
-
1995
- 1995-01-27 EP EP95101104A patent/EP0669575B1/de not_active Expired - Lifetime
- 1995-01-27 DE DE59504523T patent/DE59504523D1/de not_active Expired - Fee Related
- 1995-02-14 US US08/389,707 patent/US5629945A/en not_active Expired - Fee Related
- 1995-02-22 JP JP7033818A patent/JPH08161150A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE4406391C1 (de) | 1995-03-16 |
| DE59504523D1 (de) | 1999-01-28 |
| US5629945A (en) | 1997-05-13 |
| EP0669575B1 (de) | 1998-12-16 |
| EP0669575A1 (de) | 1995-08-30 |
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