RU1784974C - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих устройств дл  делени  чисел с контролем по четности. Целью изобретени   вл етс  повышение быстродействи  устройства. Устройство содержит п n-разр дных сумматоров 1 i-1n(n - четное число), четыре блока 2-5 свертки по модулю два, два элемента 8. 9 сравнени  и нововведенные п тый и шестой блоки 6, 7 свертки по модулю два. 4 ил. 11(702 -ч 00 N о Ч /3

Description

Изобретение относитс  к области вычислительной техники и может быть использовано при разработке быстродействующих устройств делени  чисел с контролер по четности. :- :;: . CV ...-.- ., .

Известно устройство дл  делени , содержащее п n-разр дн.ых сумматоров (п - четное число), образующих однотактный:- матричный делитель без восстановлени  остатков. ,

Недостатками данного устройства  вл ютс  недостаточно высокое быстродействие из-за формировани  цифр .частного тю. знаковым разр дам остатков и низка  достоверность формируемых результатов из-за отсутстви  встроенных средств контрол .

Наиболее близким по технической сущ-1 ности к предлагаемому изобретению  вл етс  устройство дл  делени , содержащее п n-разр дных сумматоров (п - четное число), четыре блока свертки по модулю два и двй элемента сравнени , причем первый вход первого сумматора соединен с входом старших разр дов делимого устройства, первый вход j-ro сумматора 0 2,3, 4,..., п) соединен с выходом (п-1) младших разр дов Ьуммы (Н)то сумматора и с входом 0-1)-го Младшего разр да делимого устройства, вторые ёход ы всех сумматоров соединены С входом делител  устройства, вход пере- носа.}-го сумматора соединен с выходом суммы старшего разр да (Н)-го сумматора и б выходом соответствующего разр да частного устройства, вход переноса первого сумматора соединен с входом логической единицы устройства, выход пёрёйбс а из старшего разр да h-ro сумматора соединен с выходом п-го разр да частного устройства , выход суммы п-го сумматора соединен гс выходом остатка устройства, вход четно-. сти делимого устройства; соединен сТтёр&ым входом первого блока свёртки по модулю два, второй вход которого соединен с выходом переносов из (п-1) младших разр дов всех сумматоров, выхоД первого блока свёртки по модулю Два соединен с первым входом первого элемента сравнени , вто- рОй которого соединен с выходом вто; блока Свертки по модулю два и выходом чётности остатка устройства, вход второго блока свертки по модулю две среди 1 нё н с выходом остатка устройства, вход дё лйтёл  устройства соединен & входом третьего.блока свертки по модулю два, выход Которого соединен с первым входом второго элемента сравнений, второй вход которого соединен с входом четности Делител  устройства, выходы двух элементов сравнени  соединены с выходом признака

ошибки устройства, выход частного устройства соединен с входом четвертого блока свёртки по модулю два, выход которого соединен с выходом четности частногоустрой ства. .;. / л..:. Ч:,::---... л-.--.;:.--:.-л. л . ,. Зтб устройство обеспечивает высокую достоверность формируемых в нем результатов благодар  наличию в нем встроенных средств контрол  по четности.

0 Недостатком известного устройства  вл етс  недостаточно высокое быстродействие , обусловленное тем, что формирование цифр частного производитс  по знаковым разр дам остатков,

5 Целью предполагаемого изобретени   вл етс  повышение, быстродействи  устройства за счет формировани  цифр частного по переносам из.знаковых разр дов остатков при сохранении той же достовер0 ности формируемых результатов.

Поставленна  цель достигаетс  тем, что в убтройство дл  делени , содержащее п n-разр дных сумматоров (п - чётное число), четыре блока свертки по модулю два и два

5 элемента сравнени , причем первый вход первого сумматора соединён с входом старших разр дов делимого устройства, первый вход J-ro сумматора 0 - 2,3.4,.... п) соединён с выходом (п-1) младших разр дов суммы

0 Н)т° сумматора и с входом Ш-. |)-го шего разр да делимого устройства, вторые входы всех сумматоров соединены с . входом делител  устройства, вход переноса первого суммётора соединен с входом

5. логической единицы устройства, выход переноса йэi старшего разр да п-го суммато- ; ра соединен с выходом ri-rq разр да частного устройства, выход суммы п-го сумматора соёдиМён с вЙхрдОм остатка устрой- J

0 ства, вход четности делимого устройства

соединен с первым входом первого блока

свертки по модулю два, второй, вход которого

соединен с выходом переносов из (п-1)

младших разр дов всех :сумматррое, выход

5 первого блока Свертки по модули два соединен с первым входом первого элемента сравнени , вход второго блока свертки по модулк) два соединен с выходом-остатка устройства, выход.второго блока свертки по

0 модулю два соединен с выходом четности остатка устройства, вход делител  устройстv BS сЬёдинен с входом третьего блока свертs ки по модулю два, выход которого соединен

ё первым входом второго элемента сравне5 ни , второй вход кото|з6го соединен с входом четности делител  устройства, выходы двух элементов сравнени  соединены с выходом признака ошибки устройства, первый вход четвертого блока свертки по ЛиоДулю два соединен с выходом переноса

из старшего разр да n-го сумматора, выход четвертого блока свертки по модулю два соединен с выходом четности частного устройства, введены п тый и шестой блоки свертки по модулю два, причем вход п того блока свертки по модулю два соединен с выходом переноса из старших разр дов сумматоров с первого по (п-1)-й и с выходом частного устройства, вход переноса j-ro сумматора соединен с выходом переноса из старшего разр да 0-1)го сумматора, третий вход первого блока свертки по модулю два соединен с входом логической единицы устройства, а четвертый вход - с вторым входом четвертого бока свертки по модулю два и с выходом п того блока свертки по модулю два, второй вход первого элемента сравнени  соединен с выходом шестого блока свертки по модулю два, первый вход которого соединен с выходом второго блока свертки по модулю два, а второй вход - с выходом сумм старших разр дов сумматоров с первого по (п-1)-й.

Совокупность перечисленных ниже признаков позвол ет значительно увеличить быстродействие устройства с сохранением высокой достоверности получаемых в нем результатов:

1.Выход переноса из старшего разр да сумматора соединен с выходом соответствующего разр да частного устройства, т.е, формирование цифр частного осуществл етс  по переносам из старших разр дов сумматоров.

2.Вход переноса j-ro сумматора соединен с выходом переноса из старшего разр да Q-1)-ro сумматора.

3.П тый блок свертки по модулю два. вход-которого соединен с выходом переносов из старших разр дов сумматоров с первого по (п-1)-й.

А. Шестой блок свертки по модулю два, первый вход которого соединен с выходом второго блока свертки по модулю два, а второй вход - с выходом сумм старших разр дов сумматоров с первого по (п-1)-й.

На фиг. 1 приведена структурна  схема предлагаемого устройства дл  делени ; на фиг. 2 дл  п 4 показана реализаци  устройства в виде итеративной сети без аппаратуры контрол ; на фиг. 3 - функциональна  схема  чейки итеративной сети; на фиг. 4 - два примера, по сн ющие деление чисел в исправном и неисправном устройстве на фиг. 2.

Устройство дл  делени  (фиг. 1) содержит п n-разр дных сумматоров (п - четное число) 1i-1n блоки 2-7 свертки по модулю два с первого по шестой соответственно, первый 8 и второй 9 элементы сравнени .

вход 10i старших разр дов делимого устройства , вход 10а младших разр дов делимого устройства, вход 11 делител  устройства, вход 12 логической единицы ус- 5 тройства, вход 13 четности делимого устройства , вход 14 четности делител  устройства, оыход 15 частного устройства, выход 1 б четности частного устройства, выход Постатка устройства, выход 18 четности остатка уст- 10 ройства, выход 19 признака ошибки устройства , выходы 20i-20n (n-1) младших разр дов суммы сумматоров 1i-1n соответственно , выходы 21-|-21п старшего разр да Суммы сумматоров 1i-1n соответственно, 15 выходы переносов из (п-1) младших разр дов сумматоров 11-1 п соответственно, выходы переноса из старшего разр да сумматоров ti-1n соответственно.

Первый вход сумматора 1i соединен с 0 входом Ют старших разр дов делимого устройства , первый вход сумматора 1j (j 2, 3, 4,.... п) соединен с выходом 20j-i (n-1) младших разр дов суммы сумматора 1j-i и с входом (Н) го разр да входа 102 младших 5 разр дов делимого устройства, вторые входы сумматоров 11-1 п соединены с входом 11 делитбл  устройства, вход переноса сумматора 1i соединен с входом 12 логической единицы устройства, вход переноса сумма- 0 тора 1j соединен с выходом 23j-i переноса из старшего разр да сумматора 1j-i, с выходом (И)-го разр да выхода 15 частного устройства и с входом п того блока 6 свертки по модулю два, выход 23п переноса из стар- 5 шего разр да сумматора 1п соединен с выходом n-го разр да выхода 15 частного устройства и с первым входом четвертого блока 5 свертки по модулю два, второй вход которого соединен с выходом п того 0 блока 6 свертки по модулю два, выход четвертого блока 5 свертки по модулю два соединен с выходом 16 четности частного устройства, первый вход первого блока 2 свертки по модулю два соединен с входом 5 13 четности делимого устройства, второй вход - с выходами 22i-22n переносов из (п-1) младших разр дов сумматоров 1i-1n, третий вход - с входом 12 логической единицы устройства, четвертый вход - с выхо- 0 дом п того блока б свертки по модулю два, выход первого блока 2 свертки по модулю два соединен с первым входом первого элемента 8 сравнени , второй вход которого соединен с выходом шестого блока 7 сверт- 5 ки по модулю два. первый вход которого соединен с выходом второго блока 3 свертки по модулю два и выходом 18 четности остатка устройства, второй вход шестого блока 7 свертки по модулю два соединен с выходами 21i-21n-i сумм старших разр дов

сумматоров 1i-1n-t. вход второго блока 3 свертки по модулю два соединен с выходом суммы сумматора 1п и выходом 17 остатка устройства, вход третьего блока 4 свертки по модулю два соединен с входом 11 делител  устройства, выход которого соединен с первым входом второго элемента 9 сравнени , второй вход которого соединен с входом 14 четности делител  устройства, выход элементов 8 и 9 соединены с выходом 19 признака ошибки устройства.

Рассмотрим назначение и реализацию узлов и блоков устройства.

Сумматоры 1i-1n n-разр дные двоичные сумматоры комбинационного типа. Соединены они между собой, с входами и выходами устройства таким образом, что образуют однотактный матричный делитель/реализующий способ делени  без восстановлени  остатков. В зависимости от значени  управл ющего сигнала на входе переноса сумматора информаци , подаваема  на его второй вход с входа 11 делител  устройства, либо инвертируетс  (если значение предыдущего остатка положительное ), либо проходит без изменени  (если значение предыдущего остатка отрицательное ). Одновременно с инвертированием информации на вход переноса сумматора подаетс  сигнал логической единицы. Этим обеспечиваетс  подача делител  в дополнительном коде. Таким образом, каждый сумматор 1i-1n  вл етс  сумматором с управл емым инвертором на втором входе. Перенос в нем может быть организован любым способом.

На фиг. 2 дл  п 4 показана реализаци  однотактного матричного делител  без восстановлени  остатков (на фг. 1 он образован сумматорами 1i-1n с соответствующими св з ми) в виде итеративной сети, В ней осуществл етс  деление делимого X - 0,Х 1X2X3X4X5X5 на делитель Y 0,YiY2Y3, в результате которого получаетс  частное Z Zo.ZiZ2Z3 и сдвинутый на три разр да влево остаток R Ro,RiR2R3 (истинный остаток равен R/8).

В сети используютс   чейки 24 одного типа. Ячейки 24 (фиг. 3) содержит элемент 25 сложени  по модулю два и одноразр дный двоичный сумматор26. Если в качестве сумматора 26 использовать одноразр дный двоичный сумматор с функциональной зависимостью суммы от переноса, то в предлагаемом устройстве дл  делени  аппаратурой контрол  по четности будут обнаруживатьс  все ошибки результата, вызываемые одиночной неисправностью устройства или одиночной ошибкой во входных данных. Следует отметить, что крайние

слева  чейки строк сети могут быть упрощены путем исключени  из них элемента 25 сложени  по модулю два, так как на входе делител  этих  чеек всегда присутствует О.

Функционирование одноразр дного сумматора 26 описываетс  следую щи ми-логическими выражени ми:

Ci GI + TiCi-и;

Sif - fi©Ci AiBiCi+iCTi + dn) ©Ci, где Ci и Sif - перенос и сумма сумматора соответственно;

GI AiBi, Ti Ai + Bi - функции генерации и транзита переноса соответственно;

AI, BI, Сн-1 - разр дные слагаемые сумматора .

Первый блок 2 свертки по модулю два предназначен дл  формировани  значени  в соответствии с выражением:

Р2 - Рх© § Prtt ©1© g Скст,

l-мдKt i

где Рх - четность делимого;

четность переносов из (п-1) младших разр дов k-ro сумматора;

§ - знак суммировани  по модулю

два;

Скст - перенос из старшего разр да k-ro сумматора.

Второй блок 3 свертки по модулю два формирует значение фактической четности остатка устройства PR. .

Третий блок 4 свертки по модулю два

вместе со вторым элементом 9 сравнени 

осуществл ет проверку правильности поступлени  делител  на вход 11 устройства и

на вторые входы всех сумматоров ,

Четвертый блок 5 свертки по модулю два формирует значение PZ - четности част- х ного устройства.

П тый блок 6 свертки по модулю два формирует значение Ре четности переносов из старших разр дов сумматоров 1i-1n-i Pe lVcr ..

к 1

Шестой блок 7 свертки по модулю два формирует значение

Р7,

55

)nsVCT,

к - 1

где 5кст - сумма старшего разр да k-ro сумматора .

На первом элементе 8-сравнени  осуществл етс  проверка равенства

РхФ Л Р

к 1

n-1 v

PR© I SKCT. к 1

В случае нарушени  этого равенства на выходе 19 устройства вырабатываетс  сигнал ошибки.

Устройство работает следующим образом . После подачи делимого на входы 10i и 102 и делител  на вход 11 устройства в нем начинаетс  вычислительный процесс определении частного и остатка по способу без восстановлени  остатков. После завершени  в устройстве переходного процесса на его выходах 15 и 17 формируютс  соответственно частное и остаток. Одновременно с выполнением в устройстве делени  чисел, возникающие на выходах 22i-22n сумматоров 11-1 n переносы поступают на вход первого блока 2 свертки по модулю два, на который подаютс  также четность делимого со входа 13 устройства, логическа  единица со входа 12 устройства и с выхода п того блока 6 свертки по модулю два значение четности переносов из старших разр дов сумматоров . Таким образом, на выходе первого блока 2 свертки по модулю два будет сформировано значение

Р2-Рх©1Рс&„

к 1

nsVc,

к - 1

Второй блок 3 свертки по модулю два формирует значение четности остатка PR, которое поступает на выход 18 четности остатка устройства и на первый вход шестого блока 7 свертки по модулю два, на второй вход которого поступают значени  сумм старших разр дов сумматоров 1i-1n-i. Таким образом, на выходе шестого блока 7 свертки по модулю два получим значение

Рт

На втором элементе 8 сравнени  осуществл етс  сравнение значений, сформированных первым и шестым блоками свертки по модулю два:

Рх© Е РС&Л €М©П1 Скст- к 1к 1

PR® Ё1 Зкст.

к 1

Это равенство должно выполн тьс  при правильном выполнении операции, в противном случае на выходе 19 устройства вырабатываетс  сигнал ошибки.

Таким образом, блоки 2, 3, 6 и 7 свертки по модулю два и первый элемент 8 сравне- 5 ни  осуществл ют контроль по четности правильности выполнени  операции делени .

Четвертый блок 5 свертки по модулю два формирует значение четности частно0 го.

Третий блок 4 свертки по модулю два и второй элемент 9 сравнени  осуществл ет контроль по четности поступлени  делител  на вход 11 устройства и на вторые входы

5 сумматоров 1i-1n.

Если сумматоры построены на основе одноразр дных двоичных сумматоров с функциональной зависимостью суммы от переноса, то при по влении одиночной не0 исправности в устройстве, привод щей к искажению результата на выходах 15 и 17 устройства, приведенное выше равенство будет нарушено и, таким образом, будут обнаружены все возникшие ошибки на выхо 5 дах 15 и 17 частного и остатка устройства. Схемы контрол  обнаруживают также все ошибки результата, вызываемые одиночной ошибкой в делимом на входах 10i и 102 устройства. Дл  обнаружени  одиночных

0 ошибок в делителе, которые могут привести к необнарум иваемому классу ошибок в работе устройства, предусмотрен контроль по четности поступлени  делител  на вход 11 устройства и на вторые входы сумматоров

5 1i-1n с помощью третьего блока 4 свертки по модулю два и второго элемента 9 сравнени .

На фиг. 4 приведены два числовых примера , подтверждающие правильность функ0 ционировани  предлагаемого устройства дл  делени  с контролем. Примеры ра смот- рены применительно к итеративной сети, изображенной на фиг. 2 в предположении, что делимое X 0,100101, делитель Y

5 0,101. В случае правильного делени  на выходе 15 устройства формируетс  частное Z 0,111, на выходе 17 устройства - сдвинутый на три разр да влево остаток R 0,010 (истинный остаток равен 0,000010).

0 На фиг. 4, а по сн етс деление чисел в исправном устройстве, а на фиг. 4, б - в неисправном, Предполагаетс , что неисправность устройства обусловлена наличием контактного нул  на выходе суммы сумма5 тора 26 (фиг. 3)  чейки 24, заштрихованной на фиг. 2, Точка на фиг. 4 указывает на образование переноса в сумматоре, значение которого равно единице и которое учитываетс  при проверке контрольного соотношени .

Произведем сравнение времен выполнени  операции делени  в предлагаемом устройстве и в устройстве-прототипе.

В устройстве-прототипе цифры частного формируютс  по инверсным значени м сумм старших разр дов сумматоров и управление инвертированием делител  в J- м сумматоре осуществл етс  инверсным значением суммы старшего разр да (И)г° сумматора. Поэтому (применительно к итеративной сети прототипа) врем  делени  чисел

То 4(3г + 3т+22тч 6г)64г

В предлагаемом устройстве цифры частного формируютс  по переносам из старших разр дов сумматоров 1i-1n и управление инвертированием делител  в j-м сумматоре тоже осуществл етс  переносом из старшего разр да (ННо сумматора. Поэтому (применительно к итеративной сети врем  делени  чисел

То 4 (3 г + 3 г+ 2 2 г + 2 т) 48 г.

Сравнива  времена выполнени  операции , получим, что s предлагаемом устройстве быстродействие увеличилось примерно на 25%.

Технико-экономическое преимущество предлагаемого устройства дл  делени  чисел в сравнении с известным заключаетс  в более высоком быстродействии (на 25%) при сохранении той же достоверности формируемых результатов.

Claims (1)

1. Формула изобретени  Устройство дл  делени , содержащее п n-разр дных сумматоров (п - четное число), четыре блока свертки по модулю два и два элемента сравнени , причем первый вход первого сумматора соединен с входом старших разр дов делимого устройства, первый вход j-ro сумматора ( 2, 3, 4 п)

   соединен с выходом (п-1)-х младших разр дов суммы (Н)-го сумматора и с входом (J-1)-ro младшего разр да делимого устройства , вторые входы всех сумматоров соединены с входом делител  устройства, вход переноса первого сумматора соединен

   с входом логической единицы устройства, выход переноса из старшего разр да п-го сумматора соединен с выходом n-го разр да частного устройства, выход суммы n-го сумматора соединен с выходом остатка устройства , вход четности делимого устройства соединен с первым входом первого блока свертки по модулю два, второй вход которого соединен с выходом переносов из (п-1)-х

   младших разр дов всех сумматоров, выход первого блока свертки по модулю два соединен с первым входом первого элемента сравнени , вход второго блока свертки по модулю два соединен с выходом остатка

   устройства, выход второго блока свертки по модулю два соединен с выходом четности остатка устройства, вход делител  устройства соединен с входом третьего блока свертки по модулю два, выход которого соединен

   с первым входом второго элемента сравнени , второй вход которого соединен с входом четности делител  устройства, выходы двух элементов сравнени  соединены с выходом признака ошибки устройства, первый вход четвертого блока свертки по модулю двёгсоединен с выходом переноса из старшего разр да n-го сумматора, выход четвертого блока свертки по модулю два соединен с выходом четности частного

   устройства, отличающеес  тем, что, с целью повышени  быстродействи  устройства , оно содержит п тый и шестой блоки свертки по модулю два, причем вход п того блока свертки по модулю два соединен с

   выходом переноса из старших разр дов сумматоров с первого по (п-1)-й и с выходом частного устройства, вход переноса j-ro сумматора соединен с выходом переноса из Старшего разр да (НКо сумматора, третий

   вход первого блока свертки по модулю два соединен с входом логической единицы устройства , а четвертый вход - с вторым входом четвертого блока свертки по модулю два и выходом п того блока свертки по модулю два, второй вход первого элемента сравнени  соединен с выходом шестого блока свертки по модулю два, первый вход которого соединен с выходом второго блока свертки по модулю два, а второй вход - с

   выходом сумм старших разр дов сумматоров с первого по (п-1)-й.

   Фиг. 2

   2.5

   &.::

   а)

   &е|Јв Ф5Ј Р,Ф| 5

   W « . « Г

    

   . о 1 о о { о

   ULLJ 1

   ОТО О

   yw

   / Р„ Ф Jp,, Хй, 4 СД к m 9

   16

   ч

   Фиг.

   а /