SU404084A1 - Арифл1етическое устройство с контролем по четности - Google Patents
Арифл1етическое устройство с контролем по четностиInfo
- Publication number
- SU404084A1 SU404084A1 SU1392837A SU1392837A SU404084A1 SU 404084 A1 SU404084 A1 SU 404084A1 SU 1392837 A SU1392837 A SU 1392837A SU 1392837 A SU1392837 A SU 1392837A SU 404084 A1 SU404084 A1 SU 404084A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- parity
- output
- circuit
- registers
- transfer
- Prior art date
Links
Landscapes
- Detection And Correction Of Errors (AREA)
Description
1
Изобретение относитс к цифровой вычислительной технике и может быть использовано в вычислительных машинах повышенной надежности.
Известпое арифметическое устройство (АУ) с коитролем по четности, содержашее три регистра , комбинационный сумматор, коммутатор и две схемы формировани четности, недостаточно надежно.
Дл повышени надежности предлагаемое арифметическое устройство содержит схему фиксации сбо , а выходы регистров соединены с соответствующими входами коммутатора , выход; которого соединен со входами регистров и входом первой схемы формировани четности, вход второй схемы формировани четности соединен с нервым выходом сумматора , а выход - с нервым входом схемы фиксации сбо , выход первой схемы формировани четности соединен со вторым входом схемы фиксации сбо , второй выход сумматора соединен со входами первого и второго регистров , выход третьего регистра соединен со входом сумматора, выход схемы фиксации сбо соединен с нервым выходом устройства, а выход коммутатора - со вторым выходом устройства, одии из входов коммутатора соединен со входом устройства, причем каждый регистр содержит дополнительно разр ды четности , пеовыр. входы первых разр дов четности первого и второго регистров соединены с выходом первой схемы формировани четности , вторые входы разр дов четности первого и второго регистров соединены с выходом второй схемы формировани четности, а третьи входы этих регистров - с выходом разр да четности третьего регистра.
На фиг. 1 изображена блок-схема предлагаемого арифметического устройства; на
фиг. 2 - блок-схема одного разр да сумматора; на фиг. 3 - схема формироваии чет 1ости иереносов.
Арифметическое устройство содержит регнстры 1, 2, 3, дополнительные разр ды 4, 5, 6 регистров, комбинационный сумматор 7, коммутатор 8, первую 9 и вторую 10 схемы формировани четиости, схему фиксации сбо 11.
Устройство работает следующим образом. Передачи информации между регистрами арифметического устройства (АУ) и запомиnaiuniero устройства (ЗУ) контролируютс но четности подключением провер емого регистра к выходу коммутатора 8 и проверкой состо ни схемы четиости 9.
Сдвиги информации также контролируютс по четности.
Дл контрол сложени используют свойство двоичпых чисел, которое заключаетс
в том, что сумма единиц слагаемых, переноса и результата всегда четна .
Контроль сложени осуществл етс следуюшим образом.
При сложении одно из слагаемых находитс в регистре 3. Предполагают, что второе слагаемое находитс в регистре 2, а результат сложени передаетс в регистр 1. Тогда, после установлени сигналов переноса Cj в сумматоре по состо нию выхода схемы четности 10 и разр дов четности 6 и 5 устанавливаетс разр д четности 4 в соответствии с описанным выше правилом.
После передачи результата сложени в регистр 1 коммутатор 8 подключает регистр 1 с разр дом четности 4 к схеме четности 9. Если число единиц на выходе коммутатора четное, то сложение выполнено правильно.
Однако, как это было указано выше, такой контроль должен быть дополнен контролем правильности формировани переносов.
В предлагаемом АУ данный контроль осушествл етс следующим образом.
Схема сумматора выполнена так, что сигналы переноса С, и сигналы инверсии переноса С; вырабатываютс отдельными схемами .
Сигнал инверсии переноса вырабатываетс схемой 12 (фиг. 2), сигнал переноса - схемой 13 и сигнал суммы - схемой 14.
Дл контрол переноса при независимом формировании сигналов переноса и инверсии переноса достаточно проверить, что в каждом разр де есть хот бы один из этих сигналов и нет двух сигналов одновременно.
Эта проверка осушествл етс на выходе схемы формировани четности переносов (фиг. 3). Уровни четности («чет.) и нечетности («нечет.) переносов формируютс отдельными схе.мами. При правил 1ном формировании нереносов один из выходов схемы четности переносов будет иметь единичное значение, а другой - нулевое. Если в какомлибо разр де возникает ложный сигнал переноса или инверсии переноса, то единичное значение будут иметь оба выхода - и «чет., и «нечет..
Если в каком-либо разр де не будет ни
сигнала переноса, ни сигнала инверсии переноса , то оба выхода будут иметь нулевое значение. Поэтому дл контрол переносов достаточно проверить, что возбужден только один из выходов схемы четности переносов.
При таком контроле контролируютс не только схемы переноса, но и схемы формировани четности.
Предмет изобретени
Арифметическое устройство с контролем по четности, содержащее три регистра, комбинационный сумматор, коммутатор и две схемы формировани четности, отличающеес тем, что, с целью повыщени надежности, оно
содержит схему фиксации сбо , а выходы регистров соединены с соответствующими входами коммутатора, выход которого соединен со входами регистров и входом первой схемы формировани четности, вход второй схемы
формировани четности соединен с первым выходом сумматора, а выход - с первым входом схемы фиксации сбо , выход первой схемы формировани четности соединен со вторым входом схемы фиксации сбо , второй выход сумматора соединен со входами первого и второго регистров, выход третьего регистра соединен со входом сумматора, выход схемы фиксации сбо соединен с нервым выходом устройства, а выход коммутатора - со вторым выходом устройства, один из входов коммутатора соединен со входом устройства, причем каждый регистр содержит дополнительно разр ды четности, первые входы разр дов четности первого и второго регистров соединеньг с выходом первой схемы формировани четности, вторые входы разр дов четности первого и второго регистров соединены с выходом второй схемы формировани четности, а третьи их входы - с выходом разр да четности третьего регистра.
„... : -
. .
ШР,- -
F
.,
:«i 404iOS4
Чет.
Cf с у
Нечет
C C,. Cs C,
3 Ii, -3 -ft
Фиг 5
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU1392837A SU404084A1 (ru) | 1970-01-16 | 1970-01-16 | Арифл1етическое устройство с контролем по четности |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU1392837A SU404084A1 (ru) | 1970-01-16 | 1970-01-16 | Арифл1етическое устройство с контролем по четности |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU404084A1 true SU404084A1 (ru) | 1973-10-26 |
Family
ID=20449197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU1392837A SU404084A1 (ru) | 1970-01-16 | 1970-01-16 | Арифл1етическое устройство с контролем по четности |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU404084A1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU207051U1 (ru) * | 2021-07-13 | 2021-10-08 | Акционерное общество "Микрон" (АО "Микрон") | Устройство для контроля параллельного двоичного кода на чётность |
-
1970
- 1970-01-16 SU SU1392837A patent/SU404084A1/ru active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU207051U1 (ru) * | 2021-07-13 | 2021-10-08 | Акционерное общество "Микрон" (АО "Микрон") | Устройство для контроля параллельного двоичного кода на чётность |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3398400A (en) | Method and arrangement for transmitting and receiving data without errors | |
| US3660646A (en) | Checking by pseudoduplication | |
| US3763470A (en) | Circuit arrangement for error detection in data processing systems | |
| US3656109A (en) | Hamming distance and magnitude detector and comparator | |
| US4891809A (en) | Cache memory having self-error checking and sequential verification circuits | |
| WO1990002374A1 (en) | Failure detection for partial write operations for memories | |
| SU404084A1 (ru) | Арифл1етическое устройство с контролем по четности | |
| US3218612A (en) | Data transfer system | |
| US3531631A (en) | Parity checking system | |
| US3573726A (en) | Partial modification and check sum accumulation for error detection in data systems | |
| US3559168A (en) | Self-checking error checker for kappa-out-of-nu coded data | |
| US5835511A (en) | Method and mechanism for checking integrity of byte enable signals | |
| US3234373A (en) | Fully checkable adder | |
| US4739506A (en) | IC chip error detecting and correcting apparatus | |
| JPS6093844A (ja) | デ−タ伝送方法 | |
| US3336468A (en) | Hamming magnitude determinator using binary threshold logic elements | |
| US5267250A (en) | Circuit arrangement for detection of an erroneous selection signal supplied to selection means | |
| GB1056029A (en) | Apparatus for indicating error in digital signals | |
| SU474804A1 (ru) | Сумматор с параллельным переносом | |
| SU390527A1 (ru) | Вычислительное устройство | |
| SU470810A1 (ru) | Устройство дл обнаружени ошибок в контрольном оборудовании | |
| SU771733A1 (ru) | Устройство дл контрол блоков пам ти | |
| US3134960A (en) | Common channel transfer error check | |
| JPH08161150A (ja) | 電子計算装置 | |
| SU470927A1 (ru) | Устройство мажоритарного декотировани при трехкратном повторении дискретной информации |