SU474804A1 - Сумматор с параллельным переносом - Google Patents

Сумматор с параллельным переносом

Info

Publication number
SU474804A1
SU474804A1 SU1835439A SU1835439A SU474804A1 SU 474804 A1 SU474804 A1 SU 474804A1 SU 1835439 A SU1835439 A SU 1835439A SU 1835439 A SU1835439 A SU 1835439A SU 474804 A1 SU474804 A1 SU 474804A1
Authority
SU
USSR - Soviet Union
Prior art keywords
transfer
adder
values
scheme
bit
Prior art date
Application number
SU1835439A
Other languages
English (en)
Inventor
Юрий Григорьевич Зайко
Геннадий Исаакович Шефтер
Original Assignee
Предприятие П/Я М-5769
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5769 filed Critical Предприятие П/Я М-5769
Priority to SU1835439A priority Critical patent/SU474804A1/ru
Application granted granted Critical
Publication of SU474804A1 publication Critical patent/SU474804A1/ru

Links

Landscapes

  • Debugging And Monitoring (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Description

вани  сбо  вырабатывает сигнал сбо  в соответствии с выражением:
(aiVbi)(Ci /Ci+i),
где иг, bi - значени  соответственно первого и второго слагаемых г-го разр да сумматора;
Сг - перенос в г-ый разр д сумматора;
fi - функци  сбо  i-го разр да сумматора.
На чертеже представлена схема предлагаемого сумматора с параллельным переносом.
Сумматор содержит схему 1 образовани  переноса из данного разр да,, выходы пр мого 2 и инверсного 3 значений переноса которой соединены соответственно со входами схемы 4 формировани  суммы, дополнительные входы которой соединены соответственно с шинами пр мых 5 и инверсных 6 значений слагаемых и с выходами пр мого 7 и инверсного 8 значений переносасо схем.ы 9 образовани  переноса последующего разр да, первую схему «исключающее ИЛИ 10, вторую схему «исключающее ИЛИ 11, схему «И 12 и щину 13 Сигнализации сбо  сумматора.
Положительный эффект, получаемый при контроле на четность предлагаемого сумматора с параллельным переносом, возникает потому , что люба  одиночна  ошибка переноса вызывает по вление в сумматоре либо нечетного общего количества ощибок, что легко обнаруживаетс  контролем на четность, либо вырабатываетс  сигнал сбо , который фиксируетс  как признак неверного выполнени  операции. Схема формировани  сбо  обнаруживает ощибку переноса при равенстве единице только одного из слагаемых данного разр да. Например, если происходит сложение двух слагаемых, удовлетвор ющих условию 3 , а перенос образуетс  неверно (вместо 1 формируетс  О или наоборот), то
это вызывает изменение значени  суммы предыдущего (i-1)-го разр да, а значение суммы данного г-го разр да I и значение переноса в следующий (i-i-I)-bui разр да не измен ютс , т. е. возникают две ошибки, которые контролем на четность не обнаруживаютс . В этом случае схема формировани  сбо  вырабатывает сигнал сбо . Нри других сочетани х слагаемых сумматор с параллельным переносом обеспечивает в случае ошибки переноса по вление нечетного общего количества ощибок в сумматоре.
Нредмет изобретени 
Сумматор с параллельным переносом, содержащий в каждом разр де схему образовани  переноса из данного разр да, выходы пр мого и инверсного значений переноса которой соединены соответственно со входами схемы формировани  суммы, дополнительные входы которой соединены соответственно с щинами пр мых и инверсных значений слагаемых и с выходами пр мого и инверсного значений переноса со схемы образовани  переноса последующего разр да, отличающийс  тем, что, с целью увеличени  надежности работы, в него введены перва  схе.ма «исключающее ИЛИ, входы которой соединены соответственно с шинами пр мого и инверсного значений слагаемых, и втора  схема «исключающее ИЛИ, входы которой соединены соответственно с выходами пр мого и инверсного значений нереноса со схе.м образовани  переноса из данного и последующего разр дов, причем выходы обеих схем «исключающее ИЛИ соединены со входами схемы «И, выход которой соединен с шиной сигнализации сбо  сумматора соответствующего разр да.
-7J
56
SU1835439A 1972-10-04 1972-10-04 Сумматор с параллельным переносом SU474804A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1835439A SU474804A1 (ru) 1972-10-04 1972-10-04 Сумматор с параллельным переносом

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1835439A SU474804A1 (ru) 1972-10-04 1972-10-04 Сумматор с параллельным переносом

Publications (1)

Publication Number Publication Date
SU474804A1 true SU474804A1 (ru) 1975-06-25

Family

ID=20528988

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1835439A SU474804A1 (ru) 1972-10-04 1972-10-04 Сумматор с параллельным переносом

Country Status (1)

Country Link
SU (1) SU474804A1 (ru)

Similar Documents

Publication Publication Date Title
US3986015A (en) Arithmetic unit for use in a digital data processor and having an improved system for parity check bit generation and error detection
US3757098A (en) Carry generation means for multiple character adder
US5325321A (en) High speed parallel multiplication circuit having a reduced number of gate stages
SU474804A1 (ru) Сумматор с параллельным переносом
GB1520015A (en) Digital apparatus
US4924423A (en) High speed parity prediction for binary adders using irregular grouping scheme
US4803649A (en) Modulo-2-adder for the logic-linking of three input signals
US4924424A (en) Parity prediction for binary adders with selection
US4084253A (en) Current mode arithmetic logic circuit with parity prediction and checking
JPH0370416B2 (ru)
JPH0345020A (ja) 巡回符号処理回路
SU407308A1 (ru) Устройство для сложения —вычитания
SU655228A1 (ru) Устройство дл контрол полусумматора по нечетности
SU739535A1 (ru) Параллельный сумматор с контролем по четности
SU760095A1 (ru) Контролируемый сумматор с параллельным переносом
SU744557A1 (ru) Сумматор с параллельным переносом
SU1051533A2 (ru) Сумматор в коде "м из N
SU404084A1 (ru) Арифл1етическое устройство с контролем по четности
GB1056029A (en) Apparatus for indicating error in digital signals
SU439806A1 (ru) Сумматор с управл емым переносом
SU397909A1 (ru) Комбинационный сумматор
SU370605A1 (ru) УСТРОЙСТВО дл ВЫЧИТАНИЯ
GB968704A (en) Computer circuits
SU696450A1 (ru) Устройство дл сложени в избыточной двоичной системе счислени
SU1238073A1 (ru) Контролируемый сумматор