SU1051533A2 - Сумматор в коде "м из N - Google Patents
Сумматор в коде "м из N Download PDFInfo
- Publication number
- SU1051533A2 SU1051533A2 SU823460080A SU3460080A SU1051533A2 SU 1051533 A2 SU1051533 A2 SU 1051533A2 SU 823460080 A SU823460080 A SU 823460080A SU 3460080 A SU3460080 A SU 3460080A SU 1051533 A2 SU1051533 A2 SU 1051533A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- output
- input
- operands
- control unit
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
. СУММАТОР В КОДЕ М ИЗ N по авт. ев, 873238, о т ii ч а ющ и и с тем, что, с цепью повышени надежности сумматора путем коррекции кодовых слов операндов, он соде:ржит первь и второй регистры операвдов и блок управлени , пр чем информационные входы первого и второго регист .ров операвдов соединены соответстг Гвённо с входными оишам первогсП ивторого операндов сумматора, вход . Гуправлени инверсией левого регаст ра операнда и вход управлени инверсией второго регистра операнда соединены с первым выходом блока упрааг : лении , информационные выхода леу вого и второго, регистров операндов соединены соответственно с входами матрицы сложени ., первые информационш е выходы первого и второго регистров операндов соединены с первьм ц вторым входаьш блока управлени , выходы состо ний первого и в торого регистров операддов соединеiQd с третьим и четвертым входами jблoкa управлени , выходы блока пе реноса соединены с выходшлми вннами переноса сумматора и с п тым и шестым входами блока управлени , :седьмой вход и второй выход блока управлени соединены соответственно с управл ющим входом состо ш и выходом управлени инверсией уст:ройства , причем блок управлени содержит элеме11т ИЛИ-НБ, элемент ИШ ;и три элемента И, входы элемента ИЛИ-НЕ вл ютс соответственно п тым и шестым входами блока, выход элемента ШШ-Н соединен с первыми (О входами элементов И, ссуцьмой вход блока соединен с вторыми входами элес ментов. И, третий и четйертый входы второго элемента И соединены с первым § и втсфьм входа в1 блока соответственно , третий и 4eTBepTtdA входы третьего элемента И соединены с третьим Р:Н входами блока соответUI :ственно, выход первого элемента И вл етс вервым выходом блока, выхо:jn да второго и третьего 9л ентов И со: :с i едане1Ш с входами элемента ШМ, выг |ход которого вл етс вторым выхо- , (жа..
Description
1 . 10 Изобретение относитс к вычислительной технике и предназначено дл выполнени арифметических операций с чнслами, представленными в коде М из N (где N - количество позиций в кодовом слове,М - количество единиц э кодовом слове). Поосновному авт. св. № 873238 из вестен румматор 18 коде М из N, который содержит регистр результата,шифратор , матрицу сложени и блок перен са, причем входы матрицы сложени соединены соответственно с входными шинами первого и второго операндов сумматора, выходы матрицы соложени соединены соответственно с входами Шифратора и блока переноса, выходы регистра результата соединены с выходными шинами сумматора , группа входов регистра результата соединена с входной шиной установки сумматора, выхода шифратора соединены с второй группой входов регистра результата. . Недостатком этого сумматора вл етс то, что возникновение ненсправ ности, например, обрьш любой св зи в матрице сложени , содержащей боль тую часть всех элементов устройства приводит к потере функциональной пол ноты последним, т.е. к выходу из стро всего устройства. Цель изобретени - повышение надежности сумматора в коде М из N путем коррекции кодовых ёпов операндов . Поставленна цепь достигаетс тем, что сумматор в коде М из N содерхсит первый и второй регистры операндов и блок управлени , причем информационные входы п-ервого и второго регистров операндов соеда1нены соответственно с входныьш шинами первого и второго операндов сумматора ,вход управлени инверсией первого егистра операнда и вход управлегш инверсией второго регистра операнда соединены с первым выходом блока управлени , и ормазц1онные вы ходы первого и второго регистров опе . рандов соединены соответственно с входами матрицы сложени , первые информационные ыходы первого и STOрого регистров операндов соединены с первым и вторым входами блока управлени , выходы состо ний первого и второго регистров операндов соединены с третьим и четвертым входами 2 блока управлени , выходы блока переноса соединены с выходными шинами переноса сумматора и с п тым и шестым входами блока управлени , седьмой вход и второй выход блока управлени .соединены соответственно с управл юш т входом состо ни и выходом , управле1ш инверсией устройства, причем блок управлени содержит элемент ИЛИ-НЕ, элемент ИЛИ и три элемента И, входы элемента вл ютс соответственно п тым и шестым вxoдa Jи блока, выход элемента ИЛИНЕ соединен с первыми входами всех элементов И, седьмой вход .блока соединен с вторыми входами всех элементов И, третий и четвертый входы второго элемента И соединеш) с первым и вторым входами блока соответственно , третий и четвертый входы третьего элемента И соединены с третьим и четвертым входами блока соответственно j выход первого элемента И вл етс первым ,выходом блока,-выходы второго и третьего элементов И соединею ) с входами элемента ИЛИ,выход которого вл етс вторым выходом блока. На. фиг.I изображена блок-схема сумматора в коде М из N; на фиг. 2схема блока управлени . Сумматор (фиг.О содержит регистр 1 результата, шифратор 2, первый и второй регистры 3 и 4 операндов, матрицу 5 сложени , блок А переноса , блок 7 управлени , выходные шины 8 суммы, входную шину 9 установки , входные шны 10 и П первого к второго операндов, выходные шины 12 переноса, управл ющий вход 13 состо ни и выход 14 управлени инверсией. Выходы регистра 1 результата соединены с выходными шинами 8 устройства , перва группа входов регистра 1 результата соединена с входной шиной 9 установки сумматораj выходы шифратора 2 соединены с второй группой входов регистра 1 результата, информационшле входы первого и второго регистров 3 и 4 операндов соединены соответственно с входными шинами 10 и 11 первого и второго операндов сумматора 5 вход управлени инверсией первого регистра 3 операнда и управлени инверсией второго регистра 4 операнда соединены с первым выходом блока 7 управлени , выходы матрицы 5 соединены соответственно с входами шифратора 2 и блока 6 переноса , информационные выходы первого и второго регистров 3 и 4 ойерандов соединены соответственно с входами матрицы 5 сложени , первые информационные выходы первого и второго регистров операндов соединены с первым и вторым входами блока 7 управлени , выходы состо ний первого и. вт рого регистров 3 и 4 операндов соеди «нены с третьим и четвертым входами (блока 7 управлени , выходы блока 6 переноса соединены с выходными шина|МИ 12 переноса сумматора и с п тым и шестым входами блока 7 управлени , седьмой вход и второй выход блока 7 управлени соединены соответственно с управл ющим входом 13 состо ни и выходом 14 управлени инверсией устройства . Регистр I представл ет собо группы из N триггеров, единичные вхо ды которых соединены с первой Группой входов регистра 1, а Нулевые вхо лды образуют вторую группу входов регистра 1. Выходы триггеров образуют группу выходов регистра 1, Шфратор 2 представл ет собой гру пы из N многовходовых элементов ИЛИ, входы которых соединены с определенными входами шифратора 2, согласно выбранному алфавиту. Результат операции шифруетс в коде противо . положном (по уровн м напр жений) коду М из N. Количество входов элементов .ИЛИ , где р - основание системы счислени . Выхода элементов ИЛИ вл ютс выхода ш шифратора 2. Регистры 3 и 4 представл ют собой группы из N триггеров; каждый из которых содержит элементы И-НЕ (ИЛИНЕ ), позвол ющие ему, в зависимости от режима работы устройства,выполн ть функции Ж-триггера (в нормальном режиме работы), или Т-триггера (в аварийном режиме работы). Матрица 5 сложени представл ет собой матрицу многовходовых элементов И, Количество входов элемента И равно 2М. Входы элементов И матрицы 5 сложени соединены с определенными входами блока, согласно выбранному алфавиту Причем алфавит выбираетс таким образом , что кодовые слова, которые соответствуют соседним (в алфавите) цифрам, имеют различи только в двух позици х (т.е.,минимальные различи ) а кодовые слова, которые соответствуЮТ парам цифр, сдвинутым по числовой оси друг относительно друга на величину р/2, имеют различи во всех позици х . Например следук ций алфавит: 0-0011; 1-0101; 2- 1001; 3- 1100; 4 - 1010; 5- ОНО, где р - 6. Шины, объедин ющие выходы элементов И,соответствующих одинаковь)м результатам Операции, соединены с выходами матрицы 5 сложени . Брок 6 переноса- представл ет собой группы из двух элементов ИЛИ, р входов одного элемента ИЛИ соединены с i-ми входами блока 6,. Этот элемент ИЛИ соответствует переносу нул . P-J входов другого элемента ИЛИ соединены с j-ми входами блока 6j, лгде &р-2. Этот элемент ИЛИ со/ответствует переносу еди1шш 1. Выходы элементов ИЛИ coe щнeны с выходами блока 6. Блок 7 управлени содержит (4мг.2) элемент ИЛИ-НЕ 15, три элемента И 1618 и элемент ИЛИ 19. Первый и второй входы элемента ИЛИ-НЕ 15 соединены соответственно с п тым и шестым входами блока 7, а выход - с первыми входами элементов И 16-18. Вторые входы элементов И 16-18 соединены с ;седьмым входом блока 7. Третий и четвертый входы элемента И 17 соеди:нены с первым и вторым входом блока 7 соответственно. Третий и четвертый входы элемента И 18 соединены с третьим и четвертым входами блока 7 соответственно, выход первого элемента И 16 вл етс первым выходом блока, выходы второго И 17 и третьего И 18 элементов соединены с входами элемента ИЛИ 19, выход которого вл етс вторым выходом блока 17. Сумматор работает следующим образом . Операнды в коде М из N поступают на информационные входы регистров 3 и 4. Если поступаю правильные кодовые слова, то .после того, как они поступ т на входы матрицы 5 сложений , сработает один из элементов И этой матрицы и с его выхода сигнал результата поступает на .один из входов блока 6 переноса и ода{Н из входов 01ифратора 2. С одного из выходов блока 6 переноса сигнал,соответствуниций О нли 1, поступает в выходную шину 12 устройства и на ода1н из входов (п тый или шестой ) блока 7 управлени . С выходов шифратора 2 сигналы, противополож№ле (по уровн м напр жений) результату операции в коде Низ N, поступ т на нулевые входы триггеров регистра 1 результата, предваритель . но установленные в единичные состо ни , Управл нщкй сигнал (например , сигнал, соответствующий по в леник результата операиьии в младшем разр де многоразр дного сумматора , или сигнал из устройства управлени , если сумматор одноразр д МйЙ)э который поступает на управл ющий вход 13 состо ни устройства (седьмой вход блока 7), не приводит к по вленш) сигналов на выходах блока 7, поскольку на первых входах элементов И 16-18 в этот момент отсутствует разрешающий сигнал.На выходах регистре результата образуетс кодовое inioBO соответствующее результату операции в коде М из N. По вление ошибочных кодовых слов операндов с большим , чемположено, |КОйичёством еданшц, приводит к по Ёв ению на выходах элементов И матри цы 5 сложе1ш лразу нескольких сиг налов , которые шифруютс в коде, ЬбратнОм (по уровн м напр кений) коду М из {4 шифратором 2, как резуль татад нескольких правильных операций по вившихс одновременно. Вследствие этого на выходах шифратора 2 по вл етс кодовое слово с б { ьшим., чем положено, количеством единиц. Сигналы , соответствующие единицам это го кодового слова, поступают на нулеаые входы соответствующих триггеров (предварительно установленш.1х в еди1шчное состо ние) регистра 1 результата. На выходах этого регистра образуетс кодовое слово с мень шим, чем положено, количеством единиц , поэтому ошибка будет обнаруже на и не получит дальнейшего распрос ранени . . - Если поступ т правилышё Кодовые Слова операвдов, но соответствующгф им элемент И матрицы 5 сложе ки неисправен (например, обрыв одной , или группы св зей элемента), .отсутст&иа.сигналов на всех выходах этой матрицы приведем к по влению разрешающего сигнала на первых входах элементов И 16-18. С первого йьисода блока 7 на входах управлени инверсией блоков 3 и 4при наличии управл к цего сигнала на управ , л и цем входе состо ни блока 7 по витс сигнал, под воздействие которогю все триггеры блоков 3 и 4 переход т в противоположные состо ни . Если триггеры, соответств тащие нулевым позици м кодовых слов первого и второго операндов, нахо- д тс в одинаковых состо ни х (поступают сигналы с выходов..состо ний блоков 3 и 4), то сигналS соответствующий необходимости инвертировать перенос, по витс на выходе 14 управлени инверсией устройства {со второго выха,ца блока 7), Дальнейша работа устройства аналогична рассмотренной ;.анее. . Следует отметить что по вление на выходах регистра 1 результата кодового слова с меньшим5 чем положено , количеством единиц, после проведени коррекции кодовых слов операндов (сигнал, поступающий на входы управлени инверсией регистров 3 и 4, может быть выв еден также в спе циальную выходную шину устройства :при необходимости), свидетельствует о том, что хот бы одно из кодовых слов операндов содержало до коррекции меньшее,, чем положено, количество единиц. Следовательно, нужно повторить запись кодовых слов операндов в регистры 3 и Л из соответствующик блоков Сблока) ЭВМ, П р и.М е р . При необходимости корректировать пару операндов ООП (цифра 0) и 1001 (цифра 2), которой соответствует кодовое слово результата 1001 иLnepeHoc О, получаем следующую пару операндов : 1100 (цифра 3) и 0110 (цифра 5), которой соответствует кодовое слово ре зультата 1001 и перенос 1. Посколь ку нулевые позиции кодовых слов первого и второго операндов (сигналы с. первых информационных выходов .регистров операндов) содержат одинаковые символы (в любом случае),на выходе управлени инверсией сумматора по витс сигнал, соо гветствуюш;ий необ ходамости инвертировать перенос. Положител 5ный эффект от внедредаш предлагаемого сумматора заключаетс в повышении его надежности по сравнению с прототипом за счет TOrOj, что при возникновении опррде еншйг типов неисправностей в матрице сложени осуществл етс коррекци кодовых слов операндов су|- матора .
/о|:
//
Т I
/э /«
Фиа.4
Фиг.2.
Claims (1)
- (37), СУММАТОР В КОДЕ М ИЗ N по авт. св. » 873238, о т л и ч а ющ и й с я тем, что, с целью повышения надежности* сумматора путем коррекции кодовых слов операндов, он содержит первый и второй регистры операндов и блок управления, прячем информационные входы первого и второго регист-' . ров операндов соединены соответстт Гвенно с входными пашами первого! й'второго операндов сумматора, вход управления инверсией первого регистр ра операнда и вход управления инверсией второго регистра операнда соединены с первым выходом блока управ: ления , информационные выходы первого и второго, регистров операндов. соединены соответственно с входами матрицы сложения., первые- информационные выходы первого и второго регистров операндов соединены с первым и вторым входами блока управлеи шестым входами блока управления, седьмой вход и второй выход блока управления соединены соответственно с управляющим входом состояния и выходом управления инверсией устройства, причем блок управления содержит элемент ИЛИ-HE, элемент ИЛИ и три элемента И, входы элемента ИЛИ-HE являются соответственно пятым и шестым входами блока, выход элемента ИЛИ-HE соединен с первыми входами элементов И, седьмой вход К/) блока соединен с вторыми входами элементов. И, третий и четвертый входы второго элемента И соединены с первым и вторым входаюг блока соответственно, третий и четвертый входы третьего элемента И соединены с третьим и четвертым входами блока соответственно, выход первого элемента И является первым выходом блока, выходы второго и третьего элементов И соединеныс входами элемента ИЛИ, выход которого является вторым выхо- ,
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823460080A SU1051533A2 (ru) | 1982-07-02 | 1982-07-02 | Сумматор в коде "м из N |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823460080A SU1051533A2 (ru) | 1982-07-02 | 1982-07-02 | Сумматор в коде "м из N |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU873238 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1051533A2 true SU1051533A2 (ru) | 1983-10-30 |
Family
ID=21019046
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823460080A SU1051533A2 (ru) | 1982-07-02 | 1982-07-02 | Сумматор в коде "м из N |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1051533A2 (ru) |
-
1982
- 1982-07-02 SU SU823460080A patent/SU1051533A2/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6173414B1 (en) | Systems and methods for reduced error detection latency using encoded data | |
US3541507A (en) | Error checked selection circuit | |
US3925647A (en) | Parity predicting and checking logic for carry look-ahead binary adder | |
SU1051533A2 (ru) | Сумматор в коде "м из N | |
JPS61180330A (ja) | Aluシステム | |
US3348207A (en) | Data exchanger | |
CN1007021B (zh) | 通过择多检测和校正误差的方法 | |
US4958353A (en) | Device for calculating the parity bits of a sum of two numbers | |
JPH0243820A (ja) | デコーダ | |
RU2054710C1 (ru) | Многопроцессорная управляющая система | |
US4197587A (en) | Correction circuit for arithmetic operations with non-hexadecimal operands in hexadecimal arithmetic units | |
US4698814A (en) | Arrangement for checking the parity of parity-bits containing bit groups | |
US4876661A (en) | Arithmetic logic system capable of checking carry look-ahead circuit | |
US5267250A (en) | Circuit arrangement for detection of an erroneous selection signal supplied to selection means | |
CA1226980A (en) | Arrangement for checking the parity of parity bit- containing bit groups | |
US5689451A (en) | Device for calculating parity bits associated with a sum of two numbers | |
SU1451691A2 (ru) | Устройство дл сложени и вычитани чисел по модулю @ | |
RU1784971C (ru) | Устройство дл сложени -вычитани чисел с плавающей зап той | |
SU1501043A1 (ru) | Устройство дл умножени | |
SU1111167A1 (ru) | Устройство дл контрол сумматора | |
SU955037A1 (ru) | Сумматор в коде М из N | |
SU798827A1 (ru) | Параллельный комбинационныйСуММАТОР | |
SU720539A1 (ru) | Резервированное запоминающее устройство | |
SU1053103A2 (ru) | Сумматор в коде "М из @ | |
SU860335A1 (ru) | Устройство дл исправлени ошибок в дискретной информации |