JPH0243820A - デコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、順次のブロックがハミング符号化されている
順次ビットの形態をしたハミング符号化されたデータ用
のデコーダに関するものである。

本発明はハミング符号化されたデータを解読する方法に
も関するものである。本発明は、特にテレテキスト情報
の受信に用いられるデコーダに適用することができる。

１９８７年１２月に英国政府の通商産業局によって編集
された文献“ワールド　システム　テレテキスト　アン
ド　データ　ブロードキャスティングシステム−テクニ
カル　スベンフィケーション（Ｗｏｒｌｄ　Ｓｙｓｔｅ
ｍ　Ｔｅ１ｅｔｅｘｔ　ａｎｄ　Ｄａｔａ　Ｂｒｏａｄ
ｃａｓｔｉｎｇＳｙｓｔｅｍ−Ｔｅｃｋｎｉｃａｌ　５
ｐｅｃｉｆｉｃａｔｉｏｎ）　”　には、６２５ライン
及び５２５ラインのテレビジョンシステムでテレテキス
ト情報を伝送するシステムが開示されている。

とりわけ、この文献には、いわゆるエクステンションパ
ケット及びこれらパケットのいくつかを用いることが詳
細に述べられているが、特にいわゆる“′バケ・ント２
６″°　　“バケ・ント２８″°、パケット２９゛及び
゛パケット２７”の数個のバージョンは２４／１８のハ
ミング符号スキーマを用いて符号化されたコード化デー
タを有し、このハミング符号スキーマでは各１８個のデ
ータビットが６個の保護ビットにより保護されている。

このハミングコード化の形態においては、単一のビット
エラーが検出されると共に補正されることが許されてお
り２４ビツトのグループ内では２ビツトのエラーが検出
されることが許されている。これらエクステンションパ
ケット（ｅｘｔｅｎｔｉｏｎ　Ｐａｃｋｅｔ）を用いて
テレテキストデコーダの制御を補助したり又は追加の情
報を供給したりされるので、優れたデコーダによってベ
ーシックな表示ページの発生を増強させることができる
。これによって強調された文字、改善された画像等の形
態をとることができる。従って、テレテキスト受信機の
テレテキストデコーダにおいては２４／１８のハミング
保護されたデータを解読する手段を設ける必要がある。

現在まで、テレテキストデコーダにおいてソフトウエア
技術を用いるマイクロプロセッサによりハミング保護デ
ータのいくつかの解読が実行されていた。しかしながら
、この方法ではマイクロプロセッサに多大な要求を課す
ことになると共に、デコーダの性能を低下させてしまう
。もし、テレテキストデコーダの集積回路に組み込むこ
とができる適当なハードウェアを用いて解読を実行でき
れば、種々の利点が達成されマイクロプロセッサに対す
る要求も低減される。

本発明の目的は、ハードウェアの形態で実行し得るハミ
ング符号化されたデータに対するデコーダを提供するこ
とにある。

本発明の１の見地によれば、本発明は、順次のブロック
がハミング符号化されている順次ビットの形態をしたハ
ミング符号化されたデータ用のデコーダにおいて、前記
ブロックの各々を複数の順次並列バイトに変換する直列
−並列変換器手段と、各バイトが受信されたときブロッ
クのバイトの各々について順次部分的なパリティチェッ
クを実行する複数の第１パリティチェック回路と、前記
バイトが受信されたときこれらバイトのうち選択したバ
イトの少なくとも一部についてパリティチェックを実行
する複数の第２パリティチェック回路とを具え、前記パ
リティチェック回路の出力が結合されて前記ブロック中
のエラーを表示する出力を発生するように構成したこと
を特徴とするデコーダを提供するものである。

上述した本発明を実施するに際し、ブロックの順次バイ
トについて実行した部分的パリティチェックに対してそ
の前のバイトについて実行した部分的パリティチェック
を考慮に入れることができる。

ビット列データ流が２４個のビットから成るブロックで
構成され、各ブロックが１８個のデータビット及び６個
のハミング符号化された保護ビットを含む好適なデコー
ダにおいては直列−並列変換器手段が各ブロックを３個
の順次バイトに変換し、４個の第１パリティチェック回
路を設けて前記バイトの各々について順次パリティチェ
ッカを実行し、２個の第２パリティチェック回路を設け
て前記ブロックの第２及び第３バイトの少なくとも一部
についてパリティチェックを実行するように構成される
。

有利なことに、前記パリティチェックが実行されるまで
複数のバイトから成る各ブロックを遅延させるバイト遅
延手段と、遅延されたバイトブロックに対して作動し得
ると共に前記パリティチェック回路の出力が供給されて
エラー補正された出力を発生するパリティチェックデコ
ーダ手段を設けることができる。

同様に、前記第１パリティチェック回路の各々がパリテ
ィチェッカを有し、このパリティチェッカの出力をラッ
チに供給し、このラッチの出力が、各ブロックのバイト
のチェックに応じて前記パリティチェックにアンドゲー
トを経て人力信号として戻されるように構成することも
できる。

本発明の別の概念によれば、前述した第１の概念による
デコーダを含むテレテキストデコーダが提供される。

本発明のさらに別の概念によれば、順次のブロックがハ
ミング符号化されているビット列の形態をしたハミング
符号化されたデータを解読するに当たり、前記ブロック
の各々を複数の順次並列バイトに直列−並列変換し、各
バイトが受信されたときブロックのバイトの各々につい
て複数の順次部分的なパリティチェックを実行し、前記
バイトが受信されたときこれらバイトのうち選択したバ
イトの少なくとも一部について複数のパリティチェック
を実行し、これらパリティチェックの出力を結合して前
記ブロック中のエラーを表示する出力を発生することを
特徴とするハミング符号化されたデータを解読する方法
が提供される。

添付図面の第１図に、このデコーダの操作を説明するの
に有用な表を示す。

第１図の列（ａ）に３個のパイ）Ｂｌ、　Ｂ２及びＢ３
のグループを表示する。これら３個のバイトは結合され
て２４個のビットを有するトリプレットＴを形成し、こ
れらのビットを便宜上ｂｌ−ｂ２４の番号を付す。第１
図の列［有］）に、ｂ１〜ｂ２４のビットが、情報すな
わちデータビットＤ又は保護ピッ）Ｐであるかを示す。

ビットｂ１．　Ｂ２．　Ｂ４．　Ｂ８及びＢ１６は２進
値で重み付けされた保護ビットＰであり、ビットｂ２４
は３個のバイト全体に亘るパリティチェックであり、残
りの１８個のビットは情報ビットＤであることは明らか
である。第１図の列（Ｃ）は、トリプレットＴにエラー
がないか否かを決定するためデコーダで実行するために
必要な種々のパリティチェックＰ１〜Ｐ６を示す。記号
Ｘを用いてトリプレットのビット結合を示す。これらの
ビット結合はパリティチェックＰ１〜Ｐ６の各々につい
てパリティチェックを行なうために必要なものである。

従来既知のテレテキストデコーダにおいて、第１図の列
（ａ）に示すトリプレットのパリティチェックＰ１〜Ｐ
６による復調はデコーダのマイクロプロセッサにより実
行されていた。この復調は、テレテキストデコーダ集積
回路に設けたハードウェアを用いて復調を実行し他の処
理作業についてマイクロプロセッサを自由にする場合好
適なものとなる。

パリティチェックＰＬ、　Ｂ２．　Ｂ３及びＢ６が関連
している限り、トリプレットＴのバイトＢｌ、　Ｂ２及
びＢ３の各々に関係するパリティチェックの部分は各バ
イトに対して同一となることが認識され第１図の表の列
（Ｃ）から明らかである。例えば、パリティチェックＰ
１においてバイトＢｌ、　Ｂ２及びＢ３の各々の奇数バ
イトがチェックされ、パリティチェックＰ２においては
バイトＢ１．　Ｂ２及びＢ３の各々の２番目、３番目、
６番目及び７番目のビットがチェックされ、パリティチ
ェックＰ３においてはバイトＢｌ、　Ｂ２及びＢ３の各
々の４番目、５番目、６番目及び７番目のビットがチェ
ックされ、パリティチェックＰ６においては各バイトの
全てのビットがチェックされる。

同様に、パリティチェックＰ４及びＢ５は、１個のバイ
トの最初の７個のビットにその前のバイトの最後のビッ
トが含まれてパリティチェックが行なわれる点で同様で
ある。

バイトＢｌ、　Ｂ２及びＢ３の各々に必要なパリティチ
ェックが共通するため、復調を開始する前にトリプレッ
トＴのｂｌ−Ｂ２４の全てのビットの受信を待つ必要が
なく、トリプレットＴの最初のバイト８１を受信した後
ただちにパリティチェックの一部を初期化し、他の必要
なパリティチェックと共に残りのバイトについて部分的
なパリティチェックを繰り返すことができる。この処理
に従って作動するハミング符号化データ用デコーダの構
成を第２図に示す。

第２図において、連続形態をしたトリプレットの２４個
のビットを直列−並列変換器１に供給し、３個の順次の
８ビツトバイトに変換して出力バスＢに並列に順次供給
する。バスＢからの出力を６個のパリティチェック回路
ＰＣ１〜ＰＣ６に選択的に供給する。これらパリティチ
ェック回路ＰＣＩ〜ＰＣ６は、第１図の列（Ｃ）に表示
されたパリティチェックＰ１〜Ｐ６にそれぞれ対応する
。

はじめにパリティチェック回路Ｐｃｔについて考える。

この回路ＰＣＩは供給される各バイトの奇数番目のビッ
トに対応するバスＢからの出力を受信し、例えば供給さ
れる入力について奇数のパリティチェックを実行してそ
の出力をラッチＬ１に記憶する。ラッチＬ１からの出力
をパリティチェックデコーダＰＣＤ及びアンドゲートＡ
ｌに供給する。尚、パリティチェックデコーダＰＣＤの
作用は後述する。

アンドゲートＡｌの他方の入力部は、バイト８２又はＢ
３のいずれかがパリティチェック回路ＰＣＩによって処
理された場合ハイ（Ｈｉｇｈ）状態に設定する。この場
合、ラッチＬ１からの出力は入力信号としてパリティチ
ェック回路ＰＣＩに戻され、この回路により処理される
パリティチェックに含まれることになる。このパリティ
チェック回路は、以下のように作動する。

トリプレットの第１バイトＢ１がバスＢに現われると直
ちに、パリティチェック回１Ｐｃ１は供給された入力信
号について部分的パリティチェックを実行しラッチＬ１
に出力を供給する。同時に、パイ）Ｂｌだけが処理され
るので、アントゲ−１−Ａｌの第２人力部はロー（Ｌｏ
ｗ）に設定され、ラッチＬ１がらの出力はパリティチェ
ック回路ＰＣＩには供給されない。

トリプレットの第２バイトＢ２がバスＢに現われると、
アンドゲートＡ１の第２人力部がハイになり、トリプレ
ットのバイトＢ１について実行されたバリティチェック
に対応するラッチＬ１からの出力は入力信号としてパリ
ティチェック回路ＰＣＩに供給される。パリティチェッ
ク回路ＰＣＩは、供給された入力信号についてさらに部
分的パリティチェックを実行し、その出力をラッチＬ１
に供給する。

トリプレットの第３バイトＢ３がバスＢに現われると、
アンドゲートＡｌの第２人力部がハイに維持されると共
にトリプレットの第１及び第２バイトＢ１及びＢ２につ
いて実行された部分的パリティチェックに対応するラッ
チＬｌからの出力が入力信号としてパリティチェック回
路ＰＣＩに供給される。パリティチェック回路は、供給
された入力信号についてさらに部分的パリティチェック
を実行しその出力をラッチＬ１に供給する。ラッチＬ１
に供給された最終出力は、第１図の列（Ｃ）に線図的に
表示されたパリティチェックＰ１に対応する。

パリティチェック回路ＰＣ２，ＰＣ３及びＰＣ６はそれ
ぞれラッチ及びアンドゲートを有し、バスＢからの異な
る出力の結合ビットが供給される点を除きパリティチェ
ック回路ＰＣＩ　と同様に作動する。例えば： パリティチェック回路ＰＣ２は、供給される各バイトの
２番目、３番目、５番目及び６番目のビットを有しラッ
チＬ２に最終出力を供給する。このラッチは第１図の列
（Ｃ）に線図的に表示されるパリティチェックＰ２に対
応する。

パリティチェック回路ＰＣ３は供給される各バイトの４
番目、５番目、６番目及び７番目のビットを有し、第１
図の列（Ｃ）に線図的に示すパリティチェックＰ３に対
応するラッチＬ３に最終出力を供給する。

パリティチェック回路ＰＣ６は供給される各バイトの全
てのビットを有し、第１図の列（Ｃ）に線図的に表示さ
れたパリティチェックＰ６に対応するラッチＬ６に最終
出力を供給する。

パリティチェック回路ＰＣ４はバイトＢ２の７番目のビ
ット及びラッチＬ７にホールドされているその前のバイ
トの最終ビットについてパリティチェックを実行しその
出力をラッチＬ４に供給する。このラッチＬ４は、更新
されるまでバイ１−８２について保持される。

パリティチェック回路ＰＣ５はバイトＢ３及びＢ２の対
応するバイトについてパリティチェックを実行し、更新
されるまでバイトＢ３について保持を行ないラッチＬ５
に出力を供給する。

ラッチＬ４及びＬ５に保持されている出力は、第１図の
列（Ｃ）に線図的に表示されたパリティチェックＰ４及
びＰ５に対応する。

ラッチし１〜Ｌ６からの各出力０１〜０６を入力信号と
してパリティチェックデコーダＰＣＤに供給する。

出力バスＢにシフトレジスタＳＲの形態をした遅延装置
が設けられ、上述したパリティチェック法で処理された
トリプレットのバイ１−Ｂｌ、　Ｂ２及びＢ３をデコー
ダＤにおいて処理できるようにする。この結果、後述す
る出力０１〜０６によって決定されるいかなる補正も行
なうことができる。第２図において、タイミング回路を
設け、種々の部分的パリティチェック及び全体のパリテ
ィチェック等のタイミング制御を既知の方法で行なう。

パリティチェック回路ＰＣＩ〜ＰＣ６の各々によって実
行したパリティチェックについて、パリティチェックが
肯定的な場合すなわち正しい場合論理値“０″を出力し
、パリティチェックが否定的な場合すなわちパリティエ
ラーが検出された場合には論理値ＩＩ　Ｉ　ＩＩを出力
する。従って、パリティチェック回路ＰＣＩ〜ＰＣ６か
らの出力０１〜０６は、各パリティチェックが肯定的か
又は否定的かに応じてそれぞれ論理値°“０°°又はＩ
Ｉ　Ｉ　ＩＩとなる。

第１図の列（Ｃ）に表わしたパリティチェックＰ１〜Ｐ
５について考える。例えば、ビットｂ１３にエラーが存
在すると仮定すると、パリティチェックＰ１゜Ｐ３及び
Ｐ４の各々にピッ）　Ｂ１３が含まれており、これらの
パリティチェックに対応する出力０１．０３及び０４は
それぞれ論理値“°１”となる。出力０２及び０５は論
理値“０”となる。

出力０１〜０５が次の順序にあると考えると、これらの
出力の結合を用いて、もしエラーがある場合トリプレッ
トの２４ビツトのどの単一ビットが誤っているかを決定
できると共にビットを補正することができる。本例では
２進数 が得られる。この２進数は誤っているビット番号に対応
する数１３と等価である。

一方、２４個のトリブレット中２個のビットが誤ってい
る可能性があり、これを確認するため第１図の列（Ｃ）
のパリティチェックＰ６に対応する出力０６を出力０１
〜０５と共に考慮する必要がある。以下の条件を適用す
ることができることを示す。

出力０６が論理値“０”であり、且つ出力０１〜０５が
全て論理値“°０°°の場合−全くエラーがない。

出力０６が論理値“′１゛で、且つ出力０１〜０５が全
て論理値゛０″の場合−ビットｂ２４だけが誤っている
。

出力０６が論理値“′１″゛で、且つ出力０１〜０５が
全て論理値“０”の場合−１個のビットだけが誤ってい
る。

出力０６が論理値゛０”で、且つ出力０１〜０５が全て
論理値“０”でない場合−ダブルエラーが生じている。

単一エラーは補正することができるので、ダブルエラー
が生じている場合だけトリプレットを用いることができ
ない。

前述した説明より、第２図のパリティチェックデコーダ
ＰＣＤは供給される出力０１〜０６から処理されたトリ
プレットのエラー状態を確認することができると共に、
２４ビツトのトリプレット中の情報ビットＤに対応する
補正されたデータ出力ＣＤ及びデータ出力ＣＤが有用な
データであるか否かを表示する出力を供給することがで
きる。

第２図に基いて説明したデコーダをテレテキストデコー
ダとして用いると、種々のパリティチェック回路ＰＣＩ
〜ＰＣ６及びハミング符号化データを実行するために必
要なパリティチェックを行なうための関連回路を設ける
ことにより、エンコーダのほぼ全部又は一部をテレテキ
ストデコーダに組み込むことができ、これによりマイク
ロプロセッサへの指令を容易に行なうことができる。さ
らに別の利点として、各トリプレットの復調はトリプレ
ットの最初のバイトが受信された後直ちに実行されトリ
プレットの全体が受信されるまで待機する必要がなくな
る。

上述したデコーダは、テレテキストデコーダとして応用
されるように意図したが、デコーダの一般的な使用につ
いても適用することができる。

本明細書の説明から当業者が種々の変形をなし得ること
は明らかである。このような変形は、すでに既知の構成
及び本明細書で説明した構成に代えて又は加えて用いら
れる他の構成を含むことができる。

【図面の簡単な説明】

第１図は２４／１８のハミング符号化データ用のデコー
ダの作用を説明するための表、 第２図は本発明によるハミングコード化データ用のデコ
ーダのブロック線図である。 １・・・直列−並列変換器 ＰＣ１〜ＰＣ６・・・パリティチェック回路ＬＬ−Ｌ７
・・・ラッチ ＡＩ、　Ａ２．　Ａ３．八６・・・アンドゲートＰＣＤ
・・・パリティチェックデコーダＳＲ・・・シフトレジ
スタ装置

Claims (1)

1. 【特許請求の範囲】 １、順次のブロックがハミング符号化されている順次ビ
   ットの形態をしたハミング符号化されたデータ用のデコ
   ーダにおいて、前記ブロックの各々を複数の順次並列バ
   イトに変換する直列−並列変換器手段と、各バイトが受
   信されたときブロックのバイトの各々について順次部分
   的なパリテイチェックを実行する複数の第１パリテイチ
   ェック回路と、前記バイトが受信されたときこれらバイ
   トのうち選択したバイトの少なくとも一部についてパリ
   テイチェックを実行する複数の第２パリテイチェック回
   路とを具え、前記パリテイチェック回路の出力が結合さ
   れて前記ブロック中のエラーを表示する出力を発生する
   ように構成したことを特徴とするデコーダ。 ２、ブロックの順次バイトについて実行された部分的パ
   リテイチェックにおいて、その前のバイトについて実行
   された部分的パリテイチェックを考慮に入れることを特
   徴とする請求項１に記載のデコーダ。 ３、前記ビット列データ流が２４個のビットから成るブ
   ロックで構成され、各ブロックが１８個のデータビット
   及び６個のハミング符号化された保護ビットを含む請求
   項１又は２に記載のデコーダにおいて、前記直列−並列
   変換器手段が各ブロックを３個の順次バイトに変換し、
   ４個の第１パリテイチェック回路を設けて前記バイトの
   各々について順次パリテイチェックを実行し、２個の第
   ２パリテイチェック回路を設けて前記ブロックの第２及
   び第３バイトの少なくとも一部についてパリテイチェッ
   クを実行することを特徴とするデコーダ。 ４、前記パリテイチェックが実行されるまで各バイトブ
   ロックを遅延するバイト遅延手段と、前記パリテイチェ
   ック回路の出力が供給され、遅延されたバイトブロック
   について作動できエラー補正された出力を発生するパリ
   ティチェックデコーダ手段とによって特徴付けられる請
   求項１から３までに記載のデコーダ。 ５、前記第１パリテイチェック回路の各々がパリテイチ
   ェッカを有し、このパリテイチェッカの出力をラッチに
   供給し、このラッチの出力が、各ブロックのバイトのチ
   ェックに応じて前記パリテイチェックにアンドゲートを
   経て入力信号として戻されることを特徴とする請求項１
   から４までのいずれか１項に記載のデコーダ。 ６、請求項１から５までのいずれかに記載のハミング符
   号化されたデータ用のデコーダを含むテレテキストデコ
   ーダ。 ７、順次のブロックがハミング符号化されているビット
   列の形態をしたハミング符号化されたデータを解読する
   に当たり、前記ブロックの各々を複数の順次並列バイト
   に直列−並列変換し、各バイトが受信されたときブロッ
   クのバイトの各々について複数の順次部分的なパリテイ
   チェックを実行し、前記バイトが受信されたときこれら
   バイトのうち選択したバイトの少なくとも一部について
   複数のパリテイチェックを実行し、これらパリテイチェ
   ックの出力を結合して前記ブロック中のエラーを表示す
   る出力を発生することを特徴とするハミング符号化され
   たデータを解読する方法。