JP2715426B2

JP2715426B2 - 算術論理演算装置

Info

Publication number: JP2715426B2
Application number: JP63032187A
Authority: JP
Inventors: 克彦中川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-02-15
Filing date: 1988-02-15
Publication date: 1998-02-18
Anticipated expiration: 2013-02-18
Also published as: JPH01206433A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は集積回路装置に関し、特に桁上げ先見型（Ｃ
arry Ｌook Ａhead Type;以下、CLA型と略称する）の算
術論理演算装置（Ａrithmetic and Ｌogic Unit;以下、
ALUと略称する）に関する。

［従来の技術］従来この種の桁上げ先見を行うALUは、第４図乃至第
６図に示すような構成をとっていた。

第４図は、CLA方式を用いたALU110の最小構成である
４ビットの加算器を示す。各半加算器（HA）100a〜100d
において、和出力▲▼として“0"がキャリー伝播
回路101a〜101dに出力されると、前段からの桁上げ出力
キャリー（Carry）はAND回路で構成された桁上げ先見回
路（Ｃarry Ｌook Ａhead Circuit;以下CLAと称する）1
02を介して次段に伝播される。なお、第４図において
は、簡単化するために半加算器100a及びキャリー伝播回
路101aについてのみ回路構成を示している。この場合、
キャリーの伝播は通常のマンチェスター方式で行われ
る。

いま、半加算器100a〜100dの和出力が全て“1"で、最
下位ビットLSBキャリーが入力されると桁上げ先見が成
立し、これにより最上位ビットMSBからのキャリーが高
速値で決定される。

第５図は、16ビットの加算器を備えたALU110を示して
おり、この場合、ALU110は４ビットずつのグループ、即
ち、４段のALUa〜ALUd110a〜110dから構成されている。
そして、これらのALUa〜ALUd110a〜110dに夫々対応して
設けられたSUMのALL1検出回路111a〜111dからの出力に
基づいて、４ビット単位で桁上げ先見の演算処理が行わ
れる。ALU110、即ち、ALUa〜ALUd110a〜110dの４ビッ
ト、８ビット、12ビット及び16ビットにおいては、キャ
リーが10通りの組合わせで伝播する。これらのキャリー
の伝播による桁上げ先見は、AND回路で構成されたCLA回
路120〜129によって夫々演算処理される。

即ち、第６図を参照して説明すると、ALUa110a（１〜
４ビット目）からキャリーC₁が発生する場合（例えば、
00001111＋0001により00010000となる場合）には、CLA
回路120からはC₁に対応した“1"が次段のALUb110bに出
力される。またALUb110b（５〜８ビット目）からキャリ
ーが発生する場合は、ALUb110b内での演算によりキャリ
ーC₂が発生するか（例えば、11110000＋1000により1000
00000となる場合）、又はALUa110aからのC₁の伝播によ
ってC₃を発生するか（例えば、11111111＋0001により10
0000000となる場合）を２つのCLA回路121,122によって
判断して桁上げ先見の処理を行う。以下、同様にして、
ALUc110c（９〜12ビット目）からのキャリーC₄〜C₆の発
生は３つのCLA回路123〜125によって判断し、またALUd1
10d（13〜16ビット目）からのキャリーC₇〜C₁₀の発生は
４つのCLA回路126〜129によって夫々判断し、これによ
り各段における桁上げ先見を行う。

［発明が解決しようとする課題］しかしながら、上述した従来のCLA型のALUは、CLA回
路120〜129の動作が相互に冗長となる組合わせが多数存
在する構成となっており、このために桁上げ先見処理が
夫々正しく動作しているか否かを調べる必要があった。

即ち、第６図においてC₁₀が発生する場合、C₉＋C₁、C
₈＋C₃、C₈＋C₂＋C₁、C₇＋C₆、C₇＋C₅＋C₁、C₇＋C₄＋C₂
＋C₁及びC₇＋C₄＋C₃の７通りの組合わせが冗長となる。
実際上、C₁₀の発生はCLA回路120〜129における動作速度
の差として測定することができる。つまり、CLA回路129
が正常に動作していなくても、例えば、CLA回路128とCL
A回路125とが正常に動作していれば桁上げ先見は正しく
行われる。

しかしながら、通常、集積回路装置において、動作速
度の差は製造時の特性のバラツキに対して十分に小さい
ので、実際問題としてこのような測定を行うことは困難
である。このために、従来のCLA型のALUにおいては、品
質管理の面から集積回路の信頼性を満足させることはで
きなかった。

本発明はかかる問題点に鑑みてなされたものであっ
て、桁上げ先見の処理が冗長となるのを回避することが
できる桁上げ先見型の算術論理演算装置を提供すること
を目的とする。

［課題を解決するための手段」本発明に係る桁上げ先見型の算術論理演算装置は、ｍ
ビットの算出論理演算をｎビット単位（ｍ＞ｎ、m,n;自
然数）で桁上げ先見処理を行う算術論理演算装置におい
て、ｘ・ｎビット目の桁上げ先見を行う桁上げ先見回路
の動作を禁止し、ｋ・ｎビット目（ｋ≧ｘ＋１、k,x;自
然数）の桁上げ先見を行う各桁上げ先見回路のみを有効
にする手段を備えたことを特徴とする。

［作用］本発明においては、桁上げ先見を行う各桁上げ先見回
路に対し、それより低次の桁上げ先見回路の動作を禁止
することができ、このため、各桁上げ先見回路が相互に
冗長に動作することを回避することができる。

［実施例］以下、添付の図面を参照して本発明の実施例に係る算
術論理演算装置について説明する。

先ず、第１図及び第２図を参照して、本発明の第１の
実施例について説明する。

この実施例においては、16ビットの演算処理を行うAL
U1が４ビットずつの処理を行う４つのグループALUa〜AL
Ud1a〜1bから構成されている。また、これらのALUa〜AL
Ud1a〜1dに対応してSUMのALL1検出回路2a〜2dが夫々設
けられている。なお、第１図においては、簡単のためSU
MのALL1検出回路2aのみについて回路構成を図示してあ
る。ALUa〜ALUd1a〜1bにおける各ビットの和出力SUM
は、SUMのALL1検出回路2a〜2dで夫々論理積がとられ
る。

そして、各段ALUa〜ALUd1a〜1dにおける桁上げ先見処
理は、SUMのALL1検出回路2a〜2dの出力に基いてAND回路
で構成されたCLA回路10〜19で夫々行われる。この際、
各SUMのALL1検出回路2a〜2dからはライン３〜６を介し
てキャリーが夫々送出される。

なお、20〜25及び30〜35は、夫々２段以降のALUb〜AL
Ud1b〜1dに対応する低次桁上げ先見禁止回路及びCLA禁
止回路である。

いま、ｋ・ｎビット目への桁上げ先見処理を考えたと
き、ｘ・（ｎ−１）ビットからの桁上げ先見はｘ・ｎビ
ットからの桁上げ先見に対して冗長となる（但し、k,n,
k:自然数、ｋ≧ｘ）。そして、▲▼信号（RE
SET信号の反転信号）がライン41を介して供給される
と、低次桁上げ先見禁止回路20〜25の出力は夫々“1"に
初期化される。この状態で入力情報に関してALU1で所定
の演算処理を実行すると、CLA回路10〜19の動作状態は
一意的に決定される。

同時にSET信号をライン40を介して供給すると、桁上
げ先見の状態が低次桁上げ先見禁止回路20〜25にラッチ
される。即ち、低次桁上げ先見禁止回路20〜25の出力
は、桁上げ先見が成立していれば“0"に、また成立して
いなければ“1"にセットされる。換言すれば、ｘ・ｎビ
ット前からの桁上げ先見が成立していれば、それより低
次の桁上げ先見はCLA禁止回路30〜35を介して禁止され
ることとなる。

次に、上述の如く構成された算術論理演算装置の動作
について、第２図のタイムチャート図を参照して説明す
る。

即ち、ALU1には第２図（ａ）のようなクロックパルス
が印加されている。そして、第２図（ｂ）に示すRESET
信号を供給して低次桁上げ先見禁止回路20〜25を既述の
ように初期化し、この状態でALU1の所定演算処理を行
う「第２図（Ｃ）」。次に、第２図（ｄ）に示すSET信
号（Latch信号）を供給して、低次桁上げ先見禁止回路2
0〜25に桁上げ先見の状態をラッチする。更に、ALU1で
演算して、この結果をの結果と比較する「第２図
（ｅ）」。もし両者の間で不一致があれば、低次の桁上
げ回路も併用した演算結果と高次の先見回路のみで演
算した結果が不一致であることを示し、即ち高次の先見
回路に不具合があることを検出できる。このため、低次
桁上げ先見禁止回路20〜25によって最高次の桁上げ先見
のみが有効となり、CLA禁止回路30〜35を介して低次の
桁上げ先見は禁止される。これは、従来技術の説明にて
参照した第６図についていえば、ALUd110dにおいてキャ
リーC₁₀が有効である場合に、他のキャリーC₇〜C₉は全
て禁止されて無効となることを意味している。

次に、第３図を参照して本発明の第２の実施例につい
て説明する。ALU1は、ラッチ回路51にラッチされている
情報を入力信号として演算を実行する。これと同時に、
CLA回路手段50で高速にキャリーを決定する。この場
合、CLA回路手段50は第１図にて示したCLA回路10〜19と
実質的に同様に構成されている。

そして、ALU制御回路53で低次桁上げ先見禁止回路を
リセットし［第２図（ｂ）参照］、更にデータバス56に
載っている情報をラッチ回路51にラッチさせる。次に、
ALU1で演算を行わせ［第２図（ｃ）参照］、その演算結
果をライン54を介してラッチ＆比較回路（Latch＆CMP）
52にラッチする。次に、SET信号を供給して桁上げ先見
の状態をラッチさせる［第２図（ｄ）参照］。

そして更に、ALU1で演算を行い、この演算結果をラッ
チ＆比較回路52に先にラッチされている情報と比較する
［第２図（ｅ）参照］。ここで、両者の間で不一致があ
れば、ERROR信号（不具合検出信号）を出力端子57に出
力させる。即ち、既述の第１の実施例と同様に、低次桁
上げ先見禁止回路によって最高次の桁上げ先見のみが有
効となり、CLA禁止回路を介して低次の桁上げ先見は禁
止される。

［発明の効果］以上、説明したように、本発明によれば、CLA回路の
各要素に対し、それより低次の要素の動作を禁止する手
段を備えるように構成しているので、CLA回路の各要素
が相互に冗長に動作するという従来の欠点を除去するこ
とができ、このために桁上げ先見の演算処理を有効に行
うことができる。

【図面の簡単な説明】

第１図は本発明を16ビットのALUに適用した場合の第１
の実施例を説明するブロック図、第２図（ａ）乃至
（ｆ）は第１図及び第３図に示した第１の実施例の動作
を説明する波形図、第３図は本発明の第２の実施例を説
明するブロック図、第４図は従来のALUの最小構成を説
明するブロック図、第５図は従来の16ビットのALUを説
明するブロック図、また第６図は第５図で示した従来の
ALUにおけるキャリーの伝播の組合せを説明する概略図
である。 1;ALU、1a〜1d;ALUa〜ALUd、10〜19;CLA回路、20〜25;
低次桁上げ先見禁止回路、30〜35;CLA禁止回路、50;CLA
回路手段、52;ラッチ＆比較回路、53;ALU制御回路、11
0;ALU、110a〜110d;ALUa〜ALUd、120〜129;CLA回路

Claims

(57)【特許請求の範囲】

【請求項１】ｍビットの算術論理演算をｎビット単位
（ｍ＞ｎ、m,n;自然数）で桁上げ先見処理を行う算術論
理演算装置において、ｘ・ｎビット目の桁上げ先見を行
う桁上げ先見回路の動作を禁止し、ｋ・ｎビット目（ｋ
≧ｘ＋１、k,x;自然数）の桁上げ先見を行う各桁上げ先
見回路のみを有効にする手段を備えたことを特徴とする
算術論理演算装置。